"verilog HDL코드"의 검색결과 입니다.

기간
- 전체
- 3개월
- 6개월
- 1년
- 2년
- 3년
- 5년
직접입력

적용
연관순
- 연관순
- 최신순
영역
- 전체
- 제목
- 본문
- 태그
페이지 수
- 전체페이지
- 1 페이지 ~ 5 페이지
- 6 페이지 ~ 10 페이지
- 직접입력 페이지 ~ 페이지 적용
확장자
- 전체
- 한글
- PDF
- MS워드
- MS엑셀
- MS파워포인트
- 압축파일
- 기타
할인자료 보기

연관검색어

전전설2 verilog 엘리베이터 FPGA adder mu0 verilog 시계 7segment

판매자 표지는 다운로드시 포함되지 않습니다.

"verilog HDL코드" 검색결과 1-20 / 231건

verilog 4 floor elevator hdl code<베릴로그 4층 엘리베이터 코드구현>

"verilog 4 floor elevator hdl code"에 대한 내용입니다.

Non-Ai HUMAN
| 리포트 | 11페이지 | 20,000원 | 등록일 2021.12.08 | 수정일 2024.06.10

다운로드 장바구니
Verilog HDL을 이용한 Mu0 프로세서 구현 프로젝트 (코드, ModelSim결과 포함)

에 대해 검증했고 tesk를 수행한 결과를 검증하였다. 검증 과정에서 Verilog-HDL의 코드 문법과 이론을 익힐 수 있었고, 무엇보다 수십 번 시뮬레이션을 진행하면서 Model ... 다. 단순히 이론을 공부했던 것과 실제는 적지않은 차이가 있었던 것 같다.개인적으로 이번 프로젝트를 하면서, Verilog-HDL에 대해 한학기 공부했던 것들이 거의 모두 사용됐던 것 같 코드 ... 디지털시스템설계Mu0 Processor 프로젝트Introduction본 프로젝트는 Verilog-HDL언어를 이용하여 간단한 프로세서의 형태인 MU0 processor를 설계

Non-Ai HUMAN
| 리포트 | 16페이지 | 8,200원 | 등록일 2021.01.03

다운로드 장바구니
[전자전기컴퓨터설계실험2] A+ 서울시립대학교 전전설2 3주차 예비+결과(코드포함) Verilog HDL

code를 활용하여 작동을 확인한다.나.이론적배경-Verilog HDL 어휘 규칙1.여백(white space)⇨빈칸(space), 탭(tab), 줄바꿈으로 나타내며 어휘 토큰 ... 가.실험목표-Verilog HDL 문법을 익혀 이를 활용한다.-Primitive Modeling, Behavioral Modeling 방법으로 회로를 설계하고 Testbench ... 들을 분리하기 위해 사용되는 경우를 제외하고는 무시한다. 공백(blank)과 탭은 문자열에서 의미 있게 취급한다.2.주석(comment)⇨HDL 소스코드의 설명을 위해 사용

Non-Ai HUMAN
| 리포트 | 7페이지 | 2,000원 | 등록일 2021.03.26 | 수정일 2021.06.18

다운로드 장바구니
Full CPU 설계 프로젝트-Verilog HDL code 포함

##Project##Full Function CPU Design1. Introduction[1]1) Verilog HDL을 이용하여 Full Function CPU를 Design ... 가 발생한 경우)- Register는 Verilog 코드 파트에서 설명2) Thumb 모듈- Input//clk : 클락을 정의reset_n: active_low 신호로서 리셋버튼 ... result----------------------------------------------------6. Verilog Code and DescriptionMAIN CODE

Non-Ai HUMAN
| 리포트 | 29페이지 | 5,000원 | 등록일 2016.06.25

다운로드 장바구니
Verilog HDL 소스코드

실습과제 수행일 : 2009-03-20일실습내용 : 실습과제 1[문제 1] 다음 회로를 Primitive Gate들을 사용하여 Verilog HDL로 작성(설계 ... Waveform[문제 2]다음 회로를 assign 문을 사용하여 Verilog HDL로 작성(설계)하고 ModelSim 시뮬레이터를 사용하여 검증하세요.- DUT Source

Non-Ai HUMAN
| 리포트 | 4페이지 | 3,000원 | 등록일 2009.04.29

다운로드 장바구니
Verilog 언어를 이용한 Sequential Logic 설계 결과레포트

module code testbench code simulation waveform3. 고찰이번 실험은 Verilog HDL을 이용하여 SR Latch, D Flip-Flop, T ... Verilog 언어를 이용한 Sequential Logic 설계결과레포트1. 실험 제목1) Verilog 언어를 이용한 Sequential Logic 설계2. 실험 결과 ... Flip-Flop을 설계하고 시뮬레이션 결과를 확인하였다. SR Latch와 D Flip-Flop의 모듈 코드를 참고해 정해진 파형의 입력을 T Flip-Flop에 입력하였을 때 출력

Non-Ai HUMAN
| 리포트 | 3페이지 | 1,000원 | 등록일 2022.11.06

다운로드 장바구니
판매자 표지

BCD code, 세븐 세그먼트에 대한 이론 및 회로

1. 실험 제목BCD code, 세븐 세그먼트에 대한 이론 및 회로2. 실험 장비 및 부품Digilent Nexys4 FPGA BoardVivado Design Suite ... 저)(2) Verilog HDL 디지털 설계와 합성의 길잡이(sam ir Palnitkar 저)(3) Verilog HDL을 이용한 디지털 시스템 설계 및 실습(신경욱 저) ... 2014.43. 관련 이론(1) BCD codeBCD는 Binary Coded Decimal의 약자로서 이진코드의 십진화를 의미한다. 일반적으로 BCD 코드란 8421코드를 의미하며 각

리포트 | 5페이지 | 2,500원 | 등록일 2023.06.22

다운로드 장바구니
디지털 공학 실험 XILINX 결과레포트 7-segment

egment 코드를 작성하고 FPGA board를 통해 검증을 하는 실험이었다. bcd to 7-segment 란 binary decimal code를 통하여 display 에 0~9 ... 1. 실험 제목 [Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증(7-segment)]2. 실험 결과3. 고찰이번실험은 verilog를 사용하여 7-s ... 을 구현할 수 있었다. 저번과 마찬가지로 코드의 정확한 작성이 매우 중요함을 알 수 있었다. ‘~’ 기호를 실수로 빼먹었는데 simulation을 하는 데에는 딱히 오류가 검출

Non-Ai HUMAN
| 리포트 | 4페이지 | 1,000원 | 등록일 2021.06.21

다운로드 장바구니
디지털 공학 실험 XILINX 결과레포트 hlaf, full, 4-bit adder

1. 실험 제목 [Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증(4-bit Adder)]2. 실험 결과-half adder-full adder-4bit ... adder3. 고찰이번실험도 저번실험과 마찬가지로 verilog를 사용하여 코드를 작성하고 FPGA를 통해 검증을 하는 실험이었다. 저번 실험이 논리 게이트 였다면, 이번 실험 ... 이 의도와 맞지 않게 나오기도 하였고, implementation 이 안되어서 오류창을 확인하였더니 nexys code 의 핀 번호도 매우 중요함을 알 수 있었고 또한 그게 바로 hard ware 의 결과와 직결된다는 사실을 알았다.

Non-Ai HUMAN
| 리포트 | 6페이지 | 1,000원 | 등록일 2021.06.21

다운로드 장바구니
뷰웍스 회로설계 합격 자소서

반도체 설계)-영상처리 알고리즘을 HDL 언어로 구현필요지식영상처리에 대한 이해Verilog/VHDL RTL coding 설계툴 활용 능력RTL 합성 및 Timing 분석 능력프로그래밍 언어 활용 능력 (C/C++ 등)

Non-Ai HUMAN
| 자기소개서 | 2페이지 | 3,000원 | 등록일 2021.02.18

다운로드 장바구니
판매자 표지

24장 결과보고서_FPGA를 활용한 스위치 인터페이스

1OFF0LED2OFF0ON1ON1SW2OFF0LED3OFF0ON1ON1SW3OFF0LED4OFF0ON1ON1c) 수정된 Verilog HDL 코드NOT(~) 을 이용하여 코드 ... 수정24장 FPGA를 활용한 스위치 인터페이스 실험 보고서실 험 일학 과학 번성 명2. a) 완성된 Verilog HDL 코드2_a 코드스위치ON/OFF논리값LEDON/OFF논리값S ... 된 Verilog HDL 코드8bit로 만들어서 코드 수정24장 FPGA를 활용한 스위치 인터페이스 실험 보고서실 험 일학 과학 번성 명3. a) ModelSim Simulation 파형

리포트 | 7페이지 | 3,000원 | 등록일 2025.06.07

다운로드 장바구니
디시설, 디지털시스템설계 이론과제 8주차 인하대

(waveform) is correct. Attach Verilog HDL code and simulation result (waveform) from Vivado tool.그림 ... HW8ProblemVerilog HDL code using behavioral model and test bench to verify whether the module ... behaves correctly.그림1 : module code그림2 : testbench그림2 : 이어지는 test benchShow and explain if timing diagram

Non-Ai HUMAN
| 리포트 | 4페이지 | 1,500원 | 등록일 2021.08.31

다운로드 장바구니
[서울시립대] 전자전기컴퓨터설계실험2 / Lab08(예비) / 2021년도(대면) / A+

Pre-reportPeripherals날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용하여 7-segment, Piezo 등 주변 ... the Verilog HDL.3) 한빛미디어. IT CookBook, 디지털 논리회로. 조합논리회로.4) ㈜한백전자. HBE-COMBO II – SE Verilog HDL 실습 Verilog HDL 문법 ... HBE Combo-II SE3. Prelab(1) [실습 5]를 위하여 binary to BCD conversion algorithm에 대하여 조사하시오.- BCD(Binary-c

Non-Ai HUMAN
| 리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16

다운로드 장바구니
시립대 전전설2 Velilog 예비리포트 3주차

Verilog HDL 실습 3주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date ... 문헌1. 실험 목적Verilog HDL문법을 이해해보자AND gate 설계NAND gate 설계Full adder 설계 (두 가지 방법으로)2. 배경 이론1) Verilog HDL ... Adder – 2 1bit Full Adder (Behavioral Modeling) + 1bit Full Adder (Gate Primitive Modeling)- code시뮬레이션

Non-Ai HUMAN
| 리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16

다운로드 장바구니
판매자 표지

논리설계 및 실험 12 레포트 (베릴로그 HDL 3)

HDL 코드: D F/F, SR F/F, T F/F을 Verilog로 설계해 보자→ 실험에서 D F/F를 설계할 때 썼던 HDL은 다음과 같다.module DFF (c ... Chapter 1. 실험 목적- FlipFlop을 설계 해보고 클락 분주(Clock Divider)을 구성해본다.Chapter 2. 관련 이론1. 실험 내용 및 Verilog

리포트 | 7페이지 | 2,000원 | 등록일 2025.01.20

다운로드 장바구니
시립대 전전설2 Velilog 결과리포트 7주차

을 동시에 작동하게 하는 설계를 하는 것을 목적으로 한다. 두 가지 과제를 설계해봄으로써 7-Segment와 Piezo의 사용법과 더 자세한 verilog code사용법을 배우는 데 ... Verilog HDL 실습 8주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... Scanning변수를 초기화하는 것을 볼 수 있다. 아닐 경우는 0부 scanning 변수를 1씩 증가 시키다가 3이 될 경우 초기화 되는 것을 code에서 볼 수 있다. 즉

Non-Ai HUMAN
| 리포트 | 9페이지 | 2,000원 | 등록일 2021.12.11

다운로드 장바구니
시립대 전전설2 Velilog 예비리포트 8주차

Verilog HDL 실습 8주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date ... 를 설계해보고 이 둘을 동시에 작동하게 하는 설계를 하는 것을 목적으로 한다. 두 가지 과제를 설계해봄으로써 7-Segment와 Piezo의 사용법과 더 자세한 verilog c ... ode사용법을 배우는 데에도 실험의 목적이 있다.배경 이론7Segment숫자나 문자를 표시해 줄 수 있는 최소의 장치HBE Combo 2 장치는 Common Cathode 방식

Non-Ai HUMAN
| 리포트 | 13페이지 | 1,000원 | 등록일 2021.04.16

다운로드 장바구니
판매자 표지

논리설계 및 실험 13 레포트 (베릴로그 HDL 4)

. 실험 내용 및 Verilog HDL 코드-> 4개의 코드를 위와 같이 구성할 것이다. (Top-module은 seg_test로 설정)① seg_dec 코드-> input 4bit ... Chapter 1. 실험 목적- 클락 분주(Clock Divider)와 지금까지 배운 verilog 기초 지식들을 바탕으로 초시계를 만들어 보자Chapter 2. 관련 이론1

리포트 | 7페이지 | 2,000원 | 등록일 2025.01.20

다운로드 장바구니
판매자 표지

시프트 레지스터 카운터_예비레포트

되었다는 것 등의 일반적인 프로그램과의 다른 점도 존재한다. [1]2) Module베릴로그(Verilog) module은 베릴로그 HDL에서 가장 기본적인 기술 단위이다. 다른 프로그래밍 ... (Testbench)는 베릴로그 HDL을 사용하여 회로를 테스트하는 데 사용되는 코드이다. 테스트 벤치에는 다음과 같은 구성 요소가 있다.1. 테스트 입력: 테스트 벤치에서 회로로 전달 ... 4주차 예비레포트1. 실험 제목시프트 레지스터 카운터2. 실험 목적1) Hardware description language(HDL)을 이해하고 그 사용법을 익힌다.2

리포트 | 7페이지 | 1,500원 | 등록일 2025.09.17

다운로드 장바구니
시립대_전전설2_Velilog_예비리포트_7주차

) 시뮬레이션3) 직렬 입력 / 병렬 출력 BCD to Excess-3 code converter(1) 회로 코드, 핀 설정, 테스트 벤치Excess라는 Output을 wire로 연결해준 ... Verilog HDL 실습 7주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date ... Serial (직렬) 로 표현되는 식을 만드는 것이다.(4) Serial I/O code converter(5) 74LS193A counter< 74LS193의 Datasheet

Non-Ai HUMAN
| 리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11 | 수정일 2022.04.21

다운로드 장바구니

이전10개12 3 4 5 6 7 8 9 10 다음10개

파워링크

신청하기