vhdl_응용논리_디지털시계

소개

응용논리회로 시간에 디지털시계 만든 것입니다. 쿼터스와 알테라de2 보드로 했습니다.

동작동영상 보시려면 http://www.cyworld.com/yungod86/3270715 와서 확인하세요. 이 동영상보다 더 잘됩니다. 리포트에 필요한 모든 자료를 압축해서 미리 보기가 안됩니다.

--시계메인
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

entity clock_Y is
port
(
clk : in std_logic;
reset : in std_logic;
---------------------Alarm----------------------------
alupdown_sw : in std_logic; -- sw 16 Alarm Time UP/DOWN Mode setting
almode_sw : in std_logic; -- sw 17 Alarm setting on/off Mode

almode_set_sw : in std_logic; --sw 15 Alarm on/off setting/Beep 대체
almin_con : in std_logic; -- Alarm min control
alhour_con : in std_logic; -- Alarm hour control

apm_led : buffer std_logic := '1'; --AM/PM Display
al_apm_led : buffer std_logic := '1'; -- Alarm AM/PM Setting 구별
alarm_led : buffer std_logic := '1' -- Alarm 작동 display/BEEP 대체

seg_out5 : out std_logic_vector(1 to 7); --Alarm 1자리/분
seg_out6 : out std_logic_vector(1 to 7); --Alarm 2자리/분
seg_out7 : out std_logic_vector(1 to 7); --Alarm 3자리/분
seg_out8 : out std_logic_vector(1 to 7); --Alarm 4자리/분
---------------Alarm--------------------------------------
--------------------Clock---------------------------------
mode_sw : in std_logic; -- sw1 초 and 시/분 모드 전환
set_sw : in std_logic; -- sw0 시작과 멈춤-> 시간 조절

timeup_down_mode : in std_logic; --clock up/down mode setting

hour_sw : in std_logic; --clock hour control
min_sw : in std_logic; --clock min control

seg_out1 : out std_logic_vector(1 to 7); -- clcok 1자리/분
seg_out2 : out std_logic_vector(1 to 7); -- clcok 2자리/분
seg_out3 : out std_logic_vector(1 to 7); -- clcok 3자리/시간
seg_out4 : out std_logic_vector(1 to 7); -- clcok 4자리/시간
------------------Clcok-------------------------------

);
end clock_Y;

architecture digital_clock of clock_Y is

signal almin1 : integer range 0 to 9;
signal almin2 : integer range 0 to 9;
signal alhour1 : integer range 0 to 9;
signal alhour2 : integer range 0 to 9;

signal out_almin_cnt : integer range 0 to 60;
signal out_alhour_cnt : integer range 0 to 60;

signal hour_up : std_logic_vector(1 downto 0);
signal min_up : std_logic_vector(1 downto 0);
signal sec_up : std_logic_vector(1 downto 0);

signal out_sec100_cnt : integer range 0 to 100;
signal out_sec_cnt : integer range 0 to 60;
signal out_min_cnt : integer range 0 to 600;
signal out_hour_cnt : integer range 0 to 13;

signal sec100_1 : integer range 0 to 9;
signal sec100_2 : integer range 0 to 9;
signal sec1 : integer range 0 to 9;
signal sec2 : integer range 0 to 9;
signal min1 : integer range 0 to 9;
signal min2 : integer range 0 to 9;
signal hour1 : integer range 0 to 9;
signal hour2 : integer range 0 to 9 ;

signal seg_almin1 : std_logic_vector(1 to 7);
signal seg_almin2 : std_logic_vector(1 to 7);
signal seg_alhour1 : std_logic_vector(1 to 7);
signal seg_alhour2 : std_logic_vector(1 to 7);

signal seg_sec100_1 : std_logic_vector(1 to 7);
signal seg_sec100_2 : std_logic_vector(1 to 7);
signal seg_sec1 : std_logic_vector(1 to 7);
signal seg_sec2 : std_logic_vector(1 to 7);

signal seg_min1 : std_logic_vector(1 to 7);
signal seg_min2 : std_logic_vector(1 to 7);
signal seg_hour1 : std_logic_vector(1 to 7);
signal seg_hour2 : std_logic_vector(1 to 7);

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목차

없음

본문내용

1. 설계 목표

VHDL으로 프로그램 작성 후 이를 알테라DE2 보드로 실현시킨다. 7-세그먼트를 통해 기본적인 시계기능을 100분의 1초를 만들어서 구현한다. 또한 시간을 분을 나타내는 기능 위에 스위치를 누르면 100분의 1초를 구현한다.

2. 설계 내용

(1) 주요 하드웨어 구성
• Cyclone : EP2C35F672C6N
• Display : 7-Segment, LED, 스위치
• Quaruts II Web Edition

(2) 설계 Specification

• 일반 시계 기능, 시간 아래 또는 위로 조정 기능(시, 분 조정)
- SW0 : 시간 정지 후 설정 모드
- SW2 : 설정 후 KEY4, KEY3을 통해 시간, 분 위로 조정
- SW3 : 설정 후 KEY4, KEY3을 통해 시간, 분 아래로 조정
- KEY1 : 시간조정
- KEY0 : 분 조정

• 알람기능
- SW17 : Alarm 조절 모드 ON/OFF
- SW16 : Alarm 시간 위/아래 조절
- SW15 : Alarm ON/OFF
- KEY3 : Alarm 시간 조절
- KEY2 : Alarm 분 조절
- LEDG0 : Alarm 작동시 켜짐(BEEP 대체)

• 모드 선택을 통한, 시간/분 디스플레이와 초 디스플레이 가능
- SW1 : 시/분 모드와 초 모드 설정

참고자료

· <참고 문헌>
· 1. 이강, 조윤석 공저, {VHDL과 FPGA를 이용한 디지털시스템 설계 및 응용}. 서울:아진, 2002.
· 2. 강민수 외 5명, {VHDL을 활용한 디지털 회로 설계}. 서울:한올출판사. 2003