[디지털시스템실험(Verilog)] Memory Controller 예비보고서

소개

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판매자는 고려대학교 공과대학 재학생입니다.

학과 평균평점 : 4.2
디지털시스템실험 성적 : A+

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1. 현재 저는 디지털시스템실험 과목 뿐만 아니라 물리실험, 화학실험, 전기회로실험, 전자회로실험 등 다분야에 걸친 실험 과목 레포트를 등록해 두었으며, 검증된 퀄리티로 많은 분들이 찾아 주시고 있습니다. 모교분들은 물론이고 다른 학교 분들께도 최고의 자료가 될 것입니다.

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- 디지털시스템실험 예비레포트 기준 -
A+등급 : 모든 Verilog 예상 소스코드 첨부, 코드 해석 및 동작 예상, 핵심 내용 요약 정리 (가격 1200원)
A등급 : 모든 Verilog 예상 소스코드 첨부, 코드 동작 예상, 핵심 내용 요약 정리 (가격 1000원)
B등급 : Verilog 소스코드 첨부가 필요하지 않을 정도로 간단한 실험이거나 코드가 짧을 경우, 핵심 내용 요약 정리 (가격 800원)

이 레포트의 등급은 ■B등급■ 입니다.

목차

① Memory Controller
② Memory Controller의 Port List

본문내용

② Memory Controller의 Port List
1. size
데이터의 size를 나타낸다.

size가 0이면, 1byte, 즉 8bit를 나타낸다. 이 때 가능한 beb값은 0111, 1011, 1101, 1110 이다.
size가 1이면, half word, 즉 16bit를 나타낸다. 이 때 가능한 beb값은 0011, 1001, 1100 이다.
size가 2이면, word, 즉 32bit를 나타낸다. 이 때 가능한 beb값은 0000 밖에 없다.
나머지 경우의 bank값은 don`t care로, 구현하지 않아도 된다.

즉, 표로 다시 나타내면 다음과 같다.

. addr
메모리의 주소를 나타낸다. 하위 2bit는 bank로 쓰인다.

3. extend
size에 따라 sign extend를 발생시킨다.

이 때 확장 가능한 형태는 extend byte to word와, extend half word to word이다.
sign extend가 일어난다면, byte to word의 경우 data[31:8]의 각 bit가 모두 data[7]로 변환된다. half word to word의 경우 data[31:16]의 각 bit가 모두 data[15]로 변환된다. (ALU와 같은 형식)

참고자료

· 없음