[디지털시스템실험(Verilog)] 32-bit Adder-Substracter 예비보고서

소개

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판매자는 고려대학교 공과대학 재학생입니다.

학과 평균평점 : 4.2
디지털시스템실험 성적 : A+

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- 디지털시스템실험 예비레포트 기준 -
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B등급 : Verilog 소스코드 첨부가 필요하지 않을 정도로 간단한 실험이거나 코드가 짧을 경우, 핵심 내용 요약 정리 (가격 800원)

이 레포트의 등급은 ■A+등급■ 입니다.

목차

① 2′s complement unit의 원리
② 32-bit 2′s complement unit의 실제 코딩
③ subtracter의 원리
④ 32-bit subtracter의 실제 코딩
⑤ adder-subtracter의 원리
⑥ 32-bit adder-subtracter의 실제 코딩
⑦ carry select adder의 원리

본문내용

② 32-bit 2′s complement unit의 실제 코딩
실험에 대비하여 직접 코딩해 보았다.
코딩 소스는 왼쪽과 같다.

32-bit 2′s complement unit의 모듈 구조에 따르면(구조도는 참고자료에 첨부되었으므로 생략한다) 각 input은 먼저 not게이트를 통과한다. 그러나 여기에 1을 더해 주어야 2의 보수가 되므로, 1bit 1의 input을 추가로 더해주어야 하고, 이에 half adder가 사용된다.
참고로 half adder를 32비트로 적용, 효율적으로 코딩하는 방법이 있을듯하여 시도해 보았으나, 계속되는 시뮬레이션 에러로 코딩할 수 없었다.

테스트벤치 파일의 코딩 소스는 왼쪽과 같다.
여기서, 2의 보수는 1의 보수에 1이 더해져야 하므로 input B는 반드시 1이어야 함을 주의해야 한다.

③ subtracter의 원리
adder가 디지털 신호를 사용하여 덧셈 기능을 수행하는 장치라면, subtracter는 반대로 뺄셈 기능을 수행하는 장치이다.

subtracter 설계시에는 직접적인 설계보다는 full adder를 이용한 설계가 보편적이다. 위에서 어떤 수의 2의 보수는, 그 수의 음수처럼 취급된다고 하였다. 따라서, ‘피감수 + 감수의 2의 보수’ 가 뺄셈 연산의 결과가 되므로, 피감수와 감수의 2의 보수를 full adder를 통해 더해주게 된다.

참고자료

· 없음