[디지털시스템실험(Verilog)] Verilog 기본 실습 결과보고서

소개

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학과 평균평점 : 4.2
디지털시스템실험 성적 : A+

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이 레포트의 등급은 ■A+등급■ 입니다.

목차

실험 ① 1-bit full adder 구현

실험 ② 32-bit full adder 구현

실험 ① 1-bit full adder

◈방법 1. 직접 설계(게이트레벨 설계)

◈방법 2. half adder를 이용한 설계

실험 ② 32-bit full adder

본문내용

실험 ① 1-bit full adder
1-bit full adder(이하 full adder)를 설계하는 방법은 2가지가 있다. 하나는 full adder의 게이트 모두를 직접 코딩하는 방법이고, 다른 하나는 half adder를 코딩 후 half adder를 두 번 이용하여 full adder를 만드는 방법이다. 두 방법 모두 각각 고찰해보기로 한다.

◈방법 1. 직접 설계(게이트레벨 설계)
이번 1-bit / 32-bit full adder 설계 실험에서는, 모든 경우의 input은 A, B, Cin 으로, 모든 경우의 output은 Sum, Cout 으로, 모든 경우의 wire는 W[Num]으로 설정하였다. (단, half adder에는 Cin이 존재하지 않는다.) 따라서 이후의 고찰에서는 module 선언과 port list의 설정 및 input과 output, wire의 설정 등을 생략하도록 한다.
full adder의 논리 회로도와 코딩 소스는 다음과 같다
코딩 소스에서 설정된 각 게이트 x0, x1, a0, a1, o1
의 역할을 논리 회로도를 통해 확인할 수 있다.
full adder를 설계했으므로, 시뮬레이션을 위해 테스트벤치 파일을 작성해야 한다.
테스트벤치 파일의 코딩 소스는 다음과 같다.
reg는 레지스터로 값을 저장하는 변수이다. input값인 A, B, Cin이 여기에 해당된다.
wire는 레지스터와 반대로 값 저장이 불가능하다. out
put값인 Sum, Cout은 단지 출력만이 목적이므로 여기에 해당된다.
변수 선언이 끝나면, 앞서 설계한 full adder를 로드해야 한다. 테스트벤치 파일에서 쓰일 full adder의 이름을 fa로 설정하고, 포트 리스트를 작성하였다.
initial은 한 번만 실행한다는 명령어로, always(반복실행)과 반대의 개념이다.

참고자료

· 없음