2. CMOS회로의 전기적 특성[결과]

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2. CMOS회로의 전기적 특성[결과]

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본문내용

<2. CMOS회로의 전기적 특성> -결과 보고서-
1. 실험결과
실험 1. Logic Levels & DC Noise Margins
회로도
시뮬레이션 결과
<실험결과>
L->H
H->L
☞ 을 0.2V씩 증가 또는 감소시켰을 때, L상태에서 H상태로 변하는 시점과 H상태에서 L상태로 변하는 시점이 거의 일치하였다. 약간의 기울기가 있는 것으로 보아 천이시간이 존재함을 확인할 수 있다.
실험 2. Schmitt-Trigger Inverters
회로도
시뮬레이션 결과
<실험결과>
파라메터
측정값(V)
데이터시트 TYP.(V)
1.11
1.6
2.07
2.5
1.11
0.9
☞ 먼저 을 4.5V에서 0V로 낮출 때에 약 1.11V에서 급격하게 상승하였다. 따라서 은 1.11V가 된다. 반대로 0V에서 4.5V로 증가시켰을 때, 약 2.07에서 급격하게 하락하였다. 따라서 는 2.07V가 된다. 이를 바탕으로 를 구하면 1.11V가 된다. 이렇게 입력값을 낮출 때 또는 높일 때 출력값이 급격히 변하는 곳의 지점이 다른데, 이 차이를 히스테리시스라고 하며 이 영역에서 노이즈에 의해 영향을 받더라도 출력은 변하지 않게 된다. 실험 1의 그래프는 히스테리시스가 존재하지 않기 때문에 임계전압 부근에서 노이즈가 생기게 되면 출력값이 영향을 받게 된다.
실험값과 데이터시트의 값을 비교해보면 대략 일치하는 것으로 보아 실험이 잘 된 것으로 볼 수 있다.
실험 3. Resistive Load
① Sinking Current
시뮬레이션 값
193.5mV
4.307mA
44.93
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참고자료

· 없음