가산기와 감산기(adder & Subtractor)(결과보고서)

최초 등록일
2011.06.26
최종 저작일
2010.06
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논리회로실험-2bit serial Adder 예비보고서
가산기와 감산기(adder & Subtractor)(결과보고서)

1. 반가산기를 구성하고 그 결과를 확인하라.

2. 반가산기를 이용하여 전가산기를 구성하고, 그 결과를 확인하라.

3. 7486,7400을 이용하여 반감산기를 구성하라.

4. 전감산기를 구성하여 동작 결과를 확인하라.

5. 2-bit parallel adder와 2-bit serial adder를 구성한 뒤 각각의 입력에 대한 출력을 측정하고 결과 값을 확인하라.

6. 고찰

본문내용

<그림>

-> 위 회로는 직렬가산기로써 한 개의 전가산기를 사용하여 만든 회로이다.
설계조건으로는 2bit를 사용해야 하는 것이므로 A와 B의 신호를 연속으로 2개의 값을 가해주었다. 아래는 몇가지 예제값을 집어넣은뒤 돌린 pspice 값이다.


<그림>
-> 일단 CLK값은 연속적으로(1s부터 0으로 시작)뛰는 상태에서 preset과 reset 값을 쓰레기값을 없에기 위해 적절한 신호를 집어넣고 결과를 보았다.
D가 carry이며 Y값이 sum 값이다. 4~5s가 첫 번째 자리수의 계산 sum, 5~6s이 두 번째 자리수의 sum이 된다. 따라서 캐리는 발생하지 않았으며 맨아래자리수의 값은 1 두 번째 자리수의 값은 0이다. 즉 계산값과 동일한 결과를 보인다.

<그림>

-> D가 carry이며 Y값이 sum 값이다. 4~5s가 첫 번째 자리수의 계산 sum, 5~6s이 두 번째 자리수의 sum이 된다. 따라서 캐리는 발생하였으며 맨아래자리수의 값은 1 두 번째 자리수의 값은 0이다. 즉 계산값과 동일한 결과를 보인다.

참고 자료

없음

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