VHDL를 이용한 Memory 설계

소개

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목차

Introduction
Problem Statement
Implementation
Result
Conclusion & Evaluation
Source Code (with suitable comments)

본문내용

Introduction
Ram의 동작 원리를 이해한다.
- 저장 된 값을 읽는 방식 이해. 구조적 특징
CLK의 상승 에지에 따른 동기 enable, 동기 write enable 로 동작을 제어한다.
- en 과 we의 변화를 통한 출력 값을 변화함을 확인한다.
새로 나온 Type declaration을 통해 signal을 지정하고 이용하여 설계한다.
Simulator 과정 중에 생기는 오류를 분석하고 수정하여 올바른 결과 값을 얻는다.
- Testbench 를 직접 작성하여 Simulator로 입, 출력 signal을 확인
Problem Statement
- Describe what is the problem.
EN

Write data
▶ RAM의 우선적인 작동 원리를 이해하고, 설계해야 된다. RAM 은 위의 진리표와 같이 동작하는 구조인데, CLK가 rising edge에서 우선순위에 따라 동작한다. 우선적으로 Enable 이 high일 때 동작하고 그 다음으로 Write Enable이 high일 때 DI의 값을 address라는 주소라는 곳에 넣어지고, Write Enable이 low일 때 저장된 address의 값이 DO로 출력되는 구조를 가지고 있다.
- Describe how do you solve the problem.
▶ RAM은 구조적으로 5개의 input과 1개의 output를 가진다. RAM은 address 값을 인가 받으면 RAM의 address 번지 안에 data 값을 저장하고 이 후에 출력을 이 값을 불러오는 형태의 구조를 지니고 있다. signal들은 DI와 DO는 4bit의 정보를 담아야 되므로 4bit로 지정 해주고, addr은 역시 4bit의 주소를 지칭해주어야 되기 때문에 4bit로 지정해주지만, 동작 및 제어 하지 않는 input이다. addr는 계속 값이 변하면서 DI를 지정해 주기 때문에 signal을 따로 지정해줘서 설계해 주어야 한다. process문은 case문 보다는 순서에 맞게 동작해야 되므로 if문을 이용하는데 항상 우선순위를 고려하여 설계해 줘야한다. input 중 제일 우선시 되는 것은 CLK으로 CLK이 rising edge일 때 RAM이 동작하게 설계해주고 설계 시 enable 과 write enable은 쉽게 헷갈릴 수 있는데 우선적으로 enable이 1일 때 동작해야 되므로 먼저 enable를 지정해주고 write enable은 ‘1’일 때 address에 DI를 인가 받아 출력하고, ‘0`일 때는 address에 저장되어 있는 정보를 불러와서 출력한다.

참고자료

· 없음