논리회로 설계실험 memory 설계
- 최초 등록일
- 2009.07.10
- 최종 저작일
- 2009.05
- 7페이지/ 한컴오피스
- 가격 1,000원
소개글
논리회로 설계실험 memory 설계
목차
1. Introduction
2. Problem Statement
3. Implementation
4. Result & Source Code
본문내용
Memory 설계
1. Introduction
1)ROM과 RAM의 특징을 안다.
2)RAM(Random Access Memory)를 VHDL로 구현 한다.
3)VHDL 문법 중 Type declarations에 대해서 안다.
2. Problem Statement
① Describe what is the problem.
Purpose: 메모리를 설계하려면 가장 먼저 데이터를 저장할 수 있는 공간을 만들어야 하는데, 그 공간을 어떻게 만들 수 있는지와 데이터를 메모리에 쓸 때 어떤 문법을 사용하여 쓸 수 있는지에 대해 초점을 맞춰 설계한다.
메모리는 clock의 상승에지에서 동작하도록 하며, enable port와 write enable port가 동기로 동작하고 특히 write enable 값에 따라 메모리를 읽기, 쓰기모드로 동작시킬 수 있도록 설계한다.
‣RAM의 entity는 다음과 같이 구성한다.
entity raminfr is
Port ( clk, en, we : in STD_LOGIC;
addr, di : in STD_LOGIC_VECTOR(3 downto 0);
do : out STD_LOGIC_VECTOR(3 downto 0));
end raminfr;
표 RAM의 entity
※Port 설명
clk : clock port. 10 ns 주기로 clock을 형성
en : enable의 기능을 하는 port. clock과 동기로 작동
we : write enable의 기능을 하며 clock과 동기로 작동
L(0)일 때는 읽기모드, H(1)일 때는 쓰기모드로 동작
addr : 데이터를 쓸 때 또는 읽을 때, 데이터의 주소를 알려주는 port.
di : 4비트 데이터 입력 port.
do : 4비트 데이터 출력 port.
참고 자료
없음