MOS-FET 공통 소스 증폭기

소개

실험 목적
1. MOS-FET의 드레인특성을 실험적으로 결정한다.
2. FET 증폭기에 대한 여러 가지 바이어스를 고찰한다.
3. MOS-FET 공통 소스 증폭기의 전압이득을 측정한다.

목차

실험 목적
[실험 장비 및 재료]
[기초이론]
(1) 증가형 MOS-FET
(2) 공핍형 MOS-FET
(3) JFET의 바이어스
(4) 전압분배기와 소스 바이어스
[실험과정]
[예상결과]

본문내용

실험 장비 및 재료]
 dc power supply 2개, 디지털 멀티미터, dc 전류계(0~10mA)
 저항 : 1kΩ, 10kΩ, 2.2MΩ 1/2W
 커패시터 : 0.047µF 2개, 100µF 50V
 반도체 : 3N187(MOS-FET)
 SPST 스의치 2개

[기초이론]
(1) 증가형 MOS-FET

증가형(E형, enhancement-mode)은 게이트의 전압이 0V일때 채널이 형성되지 않기 때문에 `상시 불통(normally OFF)`소자라고 부른다. 증가형 MOS FET는 게이트의 전압이 문턱
전압 Vtm이상으로 넘어서면서 닫혀 있던 채널 폭이 점점 열린다.

디바이스구조에는 드레인과 소스 사이에 채널을 갖고 있지 않고 양의 게이트 소스전압을 인가하면 게이트 아래의 기판영역에 있는 정공을 밖으로 밀어내서 공핍영역을 발생시킨다. 게이트 전압이 충분히 큰 양전압일때 전자는 이 공핍영역으로 끌려 들어와 마치 공핍영역이 드레인과 소스사이의 n 채널로써 동작하도록 한다. 게이트 소스 전압이 임계 전압 Vt를 넘기전에는 드레인 전류가 흐르지 않고 양전압이 임계 전압 Vt 이상에서 드레인 전류를 증가시키게 된다. 접합형의 경우와 같이 VDS가 어떤값 이상으로 커지면 VGS전압만으로 드레인 전류 ID가 제어된다.

● 감소형과 증가형
① 감소형 : 절연 게이트형(MOS형)FET는 게이트 전압 VGS가 가해짐에 따라 미리 형성된 채널을 좁혀서 드레인 전류 ID를 감소시키는 특성을 가지고 있으므로 감소형이라 한다.
② 증가형 : VGS를 가하지 않았을 때는 채널이 형성되지 않고, VGS를 가함으로써 채널이 형성되게 하여, VGS를 크게 함에 따라 채널이 넓어져 ID가 증가하도록 만든 것을 증가형이라 한다.

(2) 공핍형 MOS-FET

공핍형은 양과 음의 게이트 소스 전압에서 동작한다. 음의 Vgs는 핀치 오프 전압이 될 때까지 드레인 전류를 감소시켜 드레인 전류가 흐르지 않게 하고 전달특성은 음의 게이트 소스전압에 대해서는 동일하자만 양의 Vgs값에 대해서는 드레인 전류는 계속적으로 증가한다. 특히 게이트는 Vgs의 음과 양전압 상태에서는 채널과 절연되어 있으므로 디바이스는 Vgs 의 어떠한 극성에 대해서도 동작하지만 어느 경우나 게이트 전류는 흐르지 않습니다.

참고자료

· 없음