4가지 운영모드와 3가지 마스터 키 길이를 지원하는 블록암호 알고리듬 ARIA의 효율적인 하드웨어 구현 (An Efficient Hardware Implementation of ARIA Block Cipher Algorithm Supporting Four Modes of Operation and Three Master Key Lengths)

서지정보

· 발행기관 : 한국정보통신학회
· 수록지 정보 : 한국정보통신학회논문지 / 16권 / 11호 / 2517 ~ 2524페이지
· 저자명 : 김동현, 신경욱

초록

국가표준으로 제정된 블록암호 알고리듬 ARIA의 효율적인 하드웨어 구현에 대해 기술한다. 본 논문의 ARIA 암·복호 프로세서는 표준에 제시된 3가지 마스터 키 길이 128/192/256-비트와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원하도록 설계되었다. 키 확장 초기화 과정과 암·복호 과정에 사용되는 라운드 함수가 공유되도록 설계를 최적화 하였으며, 이를 통해 게이트 수를 약 20% 감소시켰다. 설계된 ARIA 암·복호 프로세서를 FPGA로 구현하여 하드웨어 동작을 검증하였으며, 0.13-㎛ CMOS 표준셀로 합성한 결과 46,100 게이트로 구현되었다. 레이아웃의 면적은 684-㎛ × 684-㎛ 이며, 200 MHz@1.2V로 동작하여 1.28 Gbps의 성능을 갖는 것으로 평가되었다.

영어초록

This paper describes an efficient implementation of KS(Korea Standards) block cipher algorithm ARIA. The ARIA crypto-processor supports three master key lengths of 128/192/256-bit and four modes of operation including ECB, CBC, OFB and CTR. A hardware sharing technique, which shares round function in encryption/decryption with key initialization, is employed to reduce hardware complexity. It reduces about 20% of gate counts when compared with straightforward implementation. The ARIA crypto-processor is verified by FPGA implementation, and synthesized with a 0.13-㎛ CMOS cell library. It has 46,100 gates on an area of 684-㎛ × 684-㎛ and the estimated throughput is about 1.28 Gbps at 200 MHz@1.2V.

참고자료

· 없음