3차원 순차적 집적회로에서 계면 포획 전하 밀도 분포와 그 영향 (Interface trap density distribution in 3D sequential Integrated-Circuit and Its effect)

서지정보

· 발행기관 : 한국정보통신학회
· 수록지 정보 : 한국정보통신학회논문지 / 19권 / 12호 / 2899 ~ 2904페이지
· 저자명 : 안태준, 이시현, 유윤섭

초록

3차원 순차적 집적회로에서 열에 의한 손상으로 생성되는 계면 포획 전하가 트랜지스터의 드레인 전류-게이트 전압 특성에 미치는 영향을 소개한다. 2차원 소자 시뮬레이터를 이용해서 산화막 층에 계면 포획 전자 분포를 추출한 결과를 설명한다. 이 계면 포획 전자분포를 고려한 3차원 순차적 집적회로에서 Inter Layer Dielectric (ILD)의 길이에 따른 하층 트랜지스터의 게이트 전압의 변화에 따라서 상층 트랜지스터의 문턱전압 Vth의 변화량에 대해서 소개한다. 상대적으로 더 늦은 공정인 상층 HfO2층 보다 하층 HfO2층과 양쪽 SiO2층이 열에 의한 영향을 더 많이 받았다. 계면 포획 전하 밀도 분포를 사용하지 않았을 때 보다 사용 했을 때 Vth 변화량이 더 적게 변하는 것을 확인 했다. 3차원 순차적 인버터에서 ILD의 길이가 50nm이하로 짧아질수록 점점 더 Vth 변화량이 급격히 증가하였다.

영어초록

This paper introduces about the effect on IDS-VGS characteristic of transistor that interface trap charge is created by damage due to heat in a 3D sequential inverter. A interface trap charge distribution in oxide layer in a 3D sequential inverter is extracted using two-dimensional device simulator. The variation of threshold voltage of top transistor according to the gate voltage variation of bottom transistor is also described in terms of Inter Layer Dielectric (ILD) length of 3D sequential inverter, considering the extracted interface trap charge distribution. The extracted interface trap density distribution shows that the bottom HfO2 layer and both the bottom and top SiO2 layer were relatively more affected by heat than the top HfO2 layer with latest process. The threshold voltage variations of the shorter length of ILD in 3D sequential inverter under 50nm is higher than those over 50nm. The Vth variation considering the interface trap charge distribution changes less than that excluding it.

참고자료

· 없음