초저전력 ECoG 신호 기록 아날로그 프론트-엔드 집적회로 (An Ultra Low-power ECoG Signal Recording Analog Front-end IC)

서지정보

· 발행기관 : 대한전자공학회
· 수록지 정보 : 전자공학회논문지 / 57권 / 8호 / 37 ~ 47페이지
· 저자명 : 손진영, 차혁규

초록

본 논문에서는 electrocorticography (ECoG) 뇌신호 기록을 위한 저잡음 증폭기와 successive approximation register 아날로그-디지털 변환기 (SAR ADC)를 포함하는 체내 이식용 아날로그 프론트-엔드 집적 회로 (AFE IC)를 설계하였다. Inverter-stacking, 이득 boosting, 그리고 floating body 기법을 적용한 초저전력 연산증폭기를 기반으로 설계된 AC-coupled capacitive-feedback 저잡음 증폭기는 1-V 전원 전압에서 동작하여 40 dB의 이득과 520 Hz의 대역폭, 6.04 μVrms의 입력 참조 잡음, 15.5 nW의 전력 소비로 1.27의 noise efficiency factor 성능을 달성한다. 설계된 SAR　ADC는 VCM 기반 monotonic capacitor switching scheme을 사용하여 기존의 기본 SAR　ADC에 비해 1/4의 CDAC 면적과 함께 97.66 %의 스위칭 전력을 절약한다. 새로운 구조의 dynamic 논리 회로를 이용한 EVEN/ODD 기법이 제안되어 디지털 회로부의 복잡도 개선과 더불어서 전력 소비와 로직 지연이 감소된다. 또한, Asynchronous clock과 non-binary redundant weight capacitor 기법이 적용되어 ADC의 전력 효율과 선형성이 개선된다. 설계된 SAR　ADC는 0.5-V의 전원 전압 및 100 kS/s의 sampling rate에서 61.87 dB의 SNDR, 78.78 dB의 SFDR, 9.985 비트 ENOB와 83.6 nW의 전력 소비로 0.825 fJ/conversion-step의 Walden FoM을 달성한다. 65-nm CMOS 공정을 사용하여 설계된 ECoG 신호 기록 AFE IC는 0.083 mm²의 작은 칩 면적을 차지한다.

영어초록

In this paper, an implantable analog front-end integrated circuit (AFE IC) for electrocorticography (ECoG) recording incorporating a low-noise neural amplifier (LNA) and successive approximation register analog-to-digital converter (SAR ADC) is presented. The AC-coupled capacitive-feedback LNA is designed using an ultra low-power operational transconductance amplifier (OTA) with inverter-stacking, gain-boosting, and floating body techniques. The LNA operates at 1-V supply and achieves 1.27 of noise efficiency factor with 40 dB of voltage gain, 520 Hz bandwidth, 6.04 μVrms of integrated input referred noise and 15.5 nW power consumption. The designed SAR ADC uses a VCM-based monotonic capacitor switching scheme saving 97.66 % of switching power while consuming a quarter of CDAC area compared to conventional SAR ADC. The proposed EVEN/ODD technique using new dynamic logic block architecture reduces the complexity of the digital blocks and minimizes the digital power consumption and logic delay. In addition, asynchronous clock and non-binary weight redundant capacitor techniques are used to improve the ADC power efficiency and linearity. The designed SAR ADC achieves 61.87 dB SNDR, 78.78 dB SFDR, 9.985 bit ENOB, FoM of 0.825 fJ/conversion-step while consuming 83.6 nW power consumption at 0.5-V supply voltage and 100 kS/s sampling rate. The ECoG recording AFE IC designed using 65-nm CMOS process and occupies 0.083 mm² of chip area.

참고자료

· 없음