기준 클럭 발생을 위한 저 젼력, 저 잡음DLL기반 주파수 체배기 (A Low-power, Low-noise DLL-based Frequency Multiplier for Reference Clock Generator)

서지정보

· 발행기관 : 한국산업정보학회
· 수록지 정보 : 한국산업정보학회논문지 / 18권 / 5호 / 9 ~ 14페이지
· 저자명 : 김형필, 황인철

초록

본 논문은 DLL 기술을 사용하여서 낮은 위상잡음을 갖는 주파수 체배기를 설계 하였다. VCDL은 공통모드 잡음을 줄이기 위해서 차동구조를 이용하여 설계 되었다. 이번 설계는 65nm, 1.2V TSMC CMOS 공정을 이용 하였고, 동작 주파수 범위는 10MHz에서 24MHz로 측정 되었다. TCXO를 기준 주파수로 사용하여 위상잡음을 측정하였을 때 38.4MHz의 출력에서 1MHz offset 기준으로 -125dBc/Hz가 측정되었다. 총 면적은 0.032㎟을 사용하였고, 출력 버퍼를 포함하여 총 1.8mA의 전류를 칩에서 소비하였다.

영어초록

This paper is designed frequency multiplier with low phase noise using DLL technique. The VCDL is designed using a differential structure to reduce common-mode noise. The proposed frequency multiplier is fabricated in a 65nm, 1.2V TSMC CMOS process, and the operating frequency range from 10MHz to 24MHz was measured. The SSB phase noise is measured to be -125dBc/Hz at 1MHz from 38.4MHz carrier. A total area of 0.032 ㎟ were consumed in the chip, including the output buffer. Total current is 1.8mA at 1.2V supply voltage.

참고자료

· 없음