연판정 Reed-Solomon 리스트 디코딩을 위한저복잡도 Interpolation 구조 (Area-efficient Interpolation Architecture for Soft-Decision List Decoding of Reed-Solomon Codes)

서지정보

· 발행기관 : 대한전자공학회
· 수록지 정보 : 전자공학회논문지 / 50권 / 3호 / 59 ~ 68페이지
· 저자명 : 이 성 만, 박태근

초록

Reed-Solomon(RS) 코드는 강력한 에러 정정 능력으로 널리 사용된다. 최근 제안된 RS 코드의 리스트 디코딩 알고리즘은일반적인 디코더보다 더 큰 디코딩 반경을 가지며 하나 이상의 코드를 찾아낸다. 리스트 디코더는 복잡도가 매우 큰Interpolation 단계를 포함하며 효율적인 하드웨어 설계가 필요하다. 본 논문에서는 연판정 RS 리스트 디코딩 알고리즘을 위한효율적인 저복잡도 Interpolation 구조를 제안한다. 제안된 구조는 후보다항식의 Y 차수에 대해서는 병렬로 처리하며 X 차수에대해서는 직렬로 처리한다. 후보다항식의 처리순서는 계수의 메모리사용의 효율성을 높이기 위하여 적응적으로 결정한다. 따라서 내부 저장공간이 최소화되며 메모리 구조와 접근이 단순해진다. 또한 제안된 구조는 각 모듈의 레이턴시가 유사하고 모듈간 스케쥴링을 최대한 중첩함으로써 높은 하드웨어 효율을 보여준다. 예제로써 (255, 239) RS 리스트 디코더를 설계하였으며동부하이텍 0.18㎛표준 셀 라이브러리를 사용하여 합성하여 검증되었고 결과 최대 동작 주파수는 200MHz이고 게이트 수는25.1K이다.

영어초록

Reed-Solomon (RS) codes are powerful error-correcting codes used in diverse applications. Recently, algebraic soft-decision decoding algorithm for RS codes that can correct the errors beyond the error correcting bound has been proposed. The algorithm requires very intensive computations for interpolation, therefore an efficient VLSI architecture, which is realizable in hardware with a moderate hardware complexity, is mandatory for various applications. In this paper, we propose an efficient architecture with low hardware complexity for interpolation in soft-decision list decoding of Reed-Solomon codes. The proposed architecture processes the candidate polynomial in such a way that the terms of X degrees are processed in serial and the terms of Y degrees are processed in parallel. The processing order of candidate polynomials adaptively changes to increase the efficiency of memory access for coefficients; this minimizes the internal registers and the number of memory accesses and simplifies the memory structure by combining and storing data in memory. Also, the proposed architecture shows high hardware efficiency, since each module is balanced in terms of latency and the modules are maximally overlapped in schedule. The proposed interpolation architecture for the (255, 239) RS list decoder is designed and synthesized using the DongbuHitek 0.18㎛ standard cell library, the number of gate counts is 25.1K and the maximum operating frequency is 200 MHz.

참고자료

· 없음