실시간 3D-HEVC 깊이영상 인코더를 위한 고속 DCT 회로 (High-speed DCT Circuit for Real-time 3D-HEVC Depth Map Encoder)

서지정보

· 발행기관 : 대한전자공학회
· 수록지 정보 : 전자공학회논문지 / 57권 / 4호 / 42 ~ 49페이지
· 저자명 : 조경순, 권용욱

초록

본 논문은 3D-HEVC에서 여러 가지 PU 크기로 분할되는 UHD 깊이영상을 실시간으로 인트라 부호화하는데 필요한 DCT 회로의 목표 성능을 제시하고, 이를 달성하기 위한 고속 DCT 회로의 구조를 제안한다. 깊이영상에 대한 인트라 부호화를 하려면 PU마다 최대 13개까지의 후보 모드들에 대해 DCT를 수행하고, 이를 바탕으로 RD 비용을 추정하여 최종적으로 최적의 모드를 결정해야 한다. 또한 회로의 성능을 높이기 위해 파이프라인 기법을 사용하는 경우는 그 대기 시간도 고려해야 한다. 이러한 조건을 모두 반영하면 3,840×2,160 UHD 영상을 실시간으로 처리하기 위한 DCT 회로의 목표 성능은 4.63 GPPS가 된다. 본 논문에서 제안하는 회로는 버터플라이 구조, 병렬 구조, 파이프라인 구조를 사용하였으며, 특히 쉬프트 레지스터 기반의 전치 메모리를 사용함으로써 체계적인 데이터 입력과 출력을 통해 성능을 향상시켰다. 130nm 표준 셀 라이브러리를 이용하여 합성한 결과, 4×4, 8×8, 16×16, 32×32 DCT를 모두 5.31 GPPS의 속도로 처리함으로써 실시간 3D-HEVC 깊이영상 인코더를 위해 필요한 목표 성능인 4.63 GPPS를 만족한다.

영어초록

This paper presents the target performance of DCT circuit required for the real-time intra coding of UHD depth map which is usually decomposed into various PU sizes in 3D-HEVC, and proposes the architecture of high-speed DCT circuit to meet the target performance. In the process of intra coding of depth map, the candidate modes up to 13 are selected per PU and the DCT is performed for each mode. The RD cost is estimated based on the DCT results and the best mode is finally determined. In case of using pipeline techniques to improve the performance of the circuit, the latency should also be considered. Reflecting all these conditions, the target performance of DCT circuit is 4.63 GPPS for the real-time processing of 3,840x2,160 UHD images. The performance of the proposed circuit in this paper is improved by using butterfly, parallel, pipeline architectures, and especially the transpose memory based on the shift registers for the systematic data inputs and outputs. The throughput of the synthesized circuit using 130nm standard cell library is 5.31 GPPS for each of 4×4, 8×8, 16×16, 32×32 DCT types, which satisfies the target performance of 4.63 GPPS required for the real-time 3D-HEVC depth map encoder.

참고자료

· 없음