Logic 공정 기반의 비동기식 1Kb eFuse OTP 메모리 IP 설계 (Design of an Asynchronous eFuse One-Time Programmable Memory IP of 1 Kilo Bits Based on a Logic Process)

서지정보

· 발행기관 : 한국정보통신학회
· 수록지 정보 : 한국정보통신학회논문지 / 13권 / 7호 / 1371 ~ 1378페이지
· 저자명 : 이재형, 강민철, 김려연, 장지혜, 하판봉, 김영희

초록

본 논문에서는 로직 공정 기반의 저전력 eFuse OTP 메모리 셀을 제안하였다. eFuse OTP 메모리 셀은 프로그램과 읽기 모드에 최적화되도록 각각의 트랜지스터를 사용하였으며, WL과 BL의 기생적인 커패시턴스를 줄이므로 읽기 모드에서의 동작 전류를 줄였다. 그리고 저전력, 저면적의 eFuse OTP 메모리 IP 설계를 위하여 비동기식 인터페이스, 분리된 I/O, 디지털 센싱 방식의 BL 감지 증폭기 회로를 사용하였다. 모의실험 결과 읽기 모드에서의 동작전류는 VDD, VIO 각각 349.5μA, 3.3μA로 나왔다. 그리고 동부하이텍 0.18㎛ generic 공정으로 설계된 eFuse OTP 메모리 IP의 레이아웃 면적은 300 × 557㎛2이다.

영어초록

We propose a low-power eFuse one-time programmable (OTP) memory cell based on a logic process. The eFuse OTP memory cell uses separate transistors optimized at program and read mode, and reduces an operation current at read mode by reducing parasitic capacitances existing at both WL and BL. Asynchronous interface, separate I/O, BL SA circuit of digital sensing method are used for a low-power and small-area eFuse OTP memory IP. It is shown by a computer simulation that operation currents at a logic power supply voltage of VDD and at I/O interface power supply voltage of VIO are 349.5μA and 3.3μA, respectively. The layout size of the designed eFuse OTP memory IP with Dongbu HiTek's 0.18㎛ generic process is 300 × 557㎛2.

참고자료

· 없음