초고속 광통신을 위한 고성능 저면적 Iterative BCH 복호기 구조 (High-performance Low-area Iterative BCH Decoder Architecture for Ultra High Speed Optical Communications)

서지정보

· 발행기관 : 대한전자공학회
· 수록지 정보 : 전자공학회논문지 / 56권 / 1호 / 29 ~ 39페이지
· 저자명 : 최 대 현, 이한호

초록

본 논문은 100Gbps 이상의 데이터 처리율을 갖는 차세대 광통신 시스템을 위한 20% 오버헤드 기반 반복적인 Bose-Chaudhuri-Hocquenghem (BCH) 부호와 고성능 Iterative BCH (I-BCH) 복호기 구조의 설계 방법을 제안한다. 제안된 I-BCH 구조는 고속 데이터 처리율뿐만 아니라 뛰어난 오류정정능력을 보여준다. 제안된 I-BCH 복호기는 메모리 기반의 인터리빙 기술을 적용하였으며 7번의 반복 복호시 10-15 post-FEC Bit Error Rate (BER) 기준 10.25 dB의 Net Coding Gain (NCG) 성능을 제공한다. 제안된 고성능 I-BCH 복호기의 구조는 90-nm CMOS 공정을 사용하여 합성되었으며, 성능 분석 결과 2-병렬 구조로 설계하였을 때 430 MHz의 동작 속도와 165 Gbps의 데이터 처리율을 갖는다. 따라서 제안한 구조는 100Gbps 이상의 데이터 처리율을 갖는 차세대 BCH 기반 순방향 오류정정 구조에 적용하여 사용할 수 있다.

영어초록

This paper shows a 20% overhead-based iterative Bose-Chaudhuri-hocquenghem (BCH) code and a high-performance iterative BCH (I-BCH) decoder architecture for next generation optical communication systems with data rates of 100 Gbps or higher. The proposed I-BCH decoder architecture shows high error correction capability as well as high data throughput. The proposed 7-iterative I-BCH decoder adopts a memory-based interleaving technique and provides a net coding gain (NCG) performance of 10.25 dB based on 10-15 post-FEC Bit Error Rate (BER) in 7 iterative decoding. The proposed high-performance I-BCH decoder architecture is synthesized using a 90-nm CMOS process. The performance of the proposed I-BCH decoder is 430 MHz and data rate of 165 Gbps in case of two parallel designs. Therefore, the proposed architecture can be applied to the next generation BCH-based forward error correction architecture with data throughput rate of 100Gbps or more.

참고자료

· 없음