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H.264 복호기를 위한 스케일러블 인트라 예측기 구조 설계 (Design of Scalable Intra-prediction Architecture for H.264 Decoders)

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최초등록일 2025.05.13 최종저작일 2008.11
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H.264 복호기를 위한 스케일러블 인트라 예측기 구조 설계
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    서지정보

    · 발행기관 : 대한전자공학회
    · 수록지 정보 : 전자공학회논문지 - SD / 45권 / 11호 / 77 ~ 82페이지
    · 저자명 : 이찬호

    초록

    H.264는 ITU-T와 ISO/IEC의 최신 동영상 압축 코덱 규격으로 MPEG-2보다 2배 이상의 압축률과 고화질로 최근 그 적용 영역을 급격히 넓혀 가고 있다. H.264는 QVGA급의 작은 영상부터 HD 크기의 넓은 영상까지 다양하게 적용되므로 응용 분야에 따라 그 구조가 달라진다. 본 논문에서는 H.264 복호기의 인트라 예측기에 대해 응용 분야에 따라 구조를 쉽게 확장할 수 있는 스케일러블(scalable) 구조를 제안하고 이 구조에 따라 인트라 예측기를 설계하여 동작과 성능을 검증하였다. 제안된 구조는 인트라 예측기 내부의 연산기 수를 1∼4개까지 변화시키면서 성능을 4배까지 향상시킬 수 있다. 또한 효율적인 버퍼 관리를 통해 메모리 접근을 최소화 하여 전력 소모를 줄였다. 제안된 인트라 예측기는 Verilog-HDL을 이용하여 설계하고 FPGA 상에서 동작을 검증하였다. 이를 바탕으로 연산기 수에 따른 인트라 예측기의 성능을 분석하였다.

    영어초록

    H.264 is a video coding standard of ITU-T and ISO/IEC, and widely spreads its application due to its high compression ratio more than twice that of MPEG-2 and high image quality. It has different architecture depending on demands since it is applied from small image of QVGA to large size of HD. In this paper, We propose a scalable architecture for intra-prediction of H.264 decoders. The proposed scheme has a scalable architecture that can accommodate up to 4 processing elements depending on performance demands and can reduce the number of access to memory using efficient memory management so as to be energy-efficient. We design the intra-prediction unit using Verilog-HDL and verify it by prototyping using an FPGA. The performance is analyzed using the results of design.

    참고자료

    · 없음
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