디지털 위상 보간기를 이용한 고속 첩 PLL 설계 (Design of a Fast Chirp PLL Using Digital Phase Interpolator)

서지정보

· 발행기관 : 한국전자파학회
· 수록지 정보 : 한국전자파학회 논문지 / 35권 / 3호 / 239 ~ 244페이지
· 저자명 : 신진욱, 박세준, 문준호, 김병성

초록

본 논문에서는 고속 첩을 발생시키기 위한 이중변조구조를 사용한 위상고정루프를 제안한다. 설계된 주파수 합성기는고주파 통과 영역과 저주파 통과 영역을 나누어 주파수를 고정한다. 고주파 통과 영역에서는 전하 디지털 아날로그 변환기를 이용하여 연속적인 주파수 변화가 가능하도록 설계하였고 자가 보정기능을 하는 디지털 회로를 추가하여 전압제어발진기의 비선형성을 보상하였다. 저주파 통과 영역에서는 디지털 위상 보간기와 델타-시그마 변조기를 사용하여 낮은스퓨리어스를 가지며 주파수를 고정하도록 설계하였다. 설계된 회로는 28nm CMOS 공정을 이용하여 설계하였으며, 총32 mW의 전력을 소모한다. 주파수 변조 대역폭은 960 MHz이며, 첩 시간은 41.6 μs를 가진다. 첩의 기울기는 21.3 MHz/ μs가 되고 3.7 MHz의 rms 주파수 오차를 가진다.

영어초록

This study proposes a phase-locked loop using a two-point modulation technique for fast chirp generation. The frequency synthesizer consists of high- and low-pass regions. In the high-pass region, continuous frequency modulation was achieved using a charge digital-to-analog converter, while a self-calibration block compensates for the nonlinearity of the voltage-controlled oscillator. In the low-pass region, the synthesizer is locked to the desired frequency with a low spurious level using a divider, delta-sigma modulator, and digital phase interpolator. The design used a 28 nm CMOS process and consumed 32 mW power. The chirp bandwidth is 960 MHz with a chirp duration of 41.6 μs. The slope of the chirp is 21.3 MHz/us, with a root mean square error of 3.7 MHz.

참고자료

· 없음