3차원 메모리 반도체를 위한 테스트 데이터 생성 기법 (A Test Data Generation Method for 3-Dimensional Memory Semiconductors)

서지정보

· 발행기관 : 대한전자공학회
· 수록지 정보 : 전자공학회논문지 / 56권 / 3호 / 24 ~ 29페이지
· 저자명 : 홍찬의, 안진호

초록

대부분의 메모리 테스트 알고리즘은 메모리 셀의 고착, 결합, 천이, 패턴 감응, 데이터 보유 고장 등을 찾아내기 위하여 메모리 주소 단위로 읽기/쓰기를 반복하는 형태로 동작한다. 본 논문에서는 상기에서 언급한 메모리 테스트의 특성을 이용하여 ATE와 테스트되는 메모리 사이의 채널 수를 효과적으로 줄일 수 있는 메모리 테스트 데이터 생성 기술을 제안한다. 제안하는 기술은 기존 ATE와 메모리 인터페이스 핀 중 주소와 데이터 버스를 테스트 모드에서는 직렬 형태로 변환하여 테스트 신호를 전송하고 3차원 메모리 베이스 다이 내 직·병렬 변환 로직을 추가하는 것이다. 제안하는 구조를 512Mb 메모리 테스트에 적용할 경우 약 60% 정도테스트 인터페이스 핀 수를 줄일 수 있다. 또한, 단일 ATE를 기준으로 동일 크기의 테스트 채널을 이용하여 동시 테스트할 수 있는 메모리의 수는 약 1.24배 증가하는 효과를 얻을 수 있다.

영어초록

Most memory test algorithms repeatedly read or write memory cells by address to detect memory faults such as stuck-at, coupling, transition, pattern-sensitive, data retention faults, and so on. In this paper, we propose a memory test data generation technique that can effectively reduce the number of channels between the ATE and the memory to be tested using the characteristics of the memory test mentioned above. The proposed method converts address and data bus between ATE and memory test interface pins to serial form in test mode, and adds serial-parallel conversion logic on the base die of 3D memories. Applying the proposed architecture to a 512Mb memory can reduce the number of test interface pins by about 60%. Furthermore, the number of memories simultaneously tested using the same test channel size of an ATE can be increased by about 1.24 times.

참고자료

· 없음