인공신경망 연산에 최적화 된 Switched Capacitor 구조의 저전력 8-bit 합성곱 연산기 (A Low-Power 8-bit Switched Capacitor Convolution EngineOptimized for Artificial Neural Networks in 65nm CMOS)

서지정보

· 발행기관 : 대한전자공학회
· 수록지 정보 : 전자공학회논문지 / 55권 / 6호 / 20 ~ 26페이지
· 저자명 : 서범규, 김진태

초록

본 논문에서는 기존의 디지털 방식이 아닌 아날로그 도메인에서 합성곱 연산을 수행하며 저해상도, 저전력, 고효율의 특성을 갖는 신경망 연산기에 대한 연구를 소개한다. 제안하는 연산기는 적분기(integrator) 구조의 곱셈 디지털-아날로그 변환기(multiplying DAC, MDAC)와 축차비교 아날로그-디지털 변환기(Successive-Approximation ADC, SAR ADC)로 구성되어 있다. 동작할 때 곱셈연산을 하는 동시에 덧셈연산이 이루어지며, opamp 출력단에 전하 형태로 적분하여 덧셈연산을 하므로 디지털 연산에 비해 메모리 접근 빈도가 낮은 장점을 갖고 있다. 65nm CMOS공정을 이용하여 MDAC과 ADC로 구성된 디지털-입력, 디지털-출력 연산기를 설계하였고, 트랜지스터-레벨 시뮬레이션 결과 33.3MHz의 속도로 30.11uW의 전력을 소모하였고, 이는 2.21TOPS/W의 연산효율과 같아 기존의 디지털 방식의 합성곱 연산기보다 개선된 전력 효율을 나타내었다.

영어초록

In this paper, we present a study on a neural network operator that performs low resolution, low power, and high efficiency convolution operations in analog domains. The proposed operator consists of multiplying DAC (MDAC) with integrator structure and successive-approximation ADC (SAR ADC). The memory access frequency is lower than that of the digital operation because the addition operation is performed while the multiplication operation is performed, and the information is stored in the form of charge on the opamp output terminal. A digital-input, digital-output calculator consisting of MDAC and ADC was designed using a 65nm CMOS process. The result of transistor-level simulation was 30.11uW of power at 33.3MHz, which is equivalent to 2.21TOPS/W. And it shows improved power efficiency than conventional digital convolution operator.

참고자료

· 없음