이중 비트 복호 및 중첩된 스케쥴링 기법에 기반한 고효율 준 병렬 극 복호기 (Throughput-efficient Semi-parallel Polar Decoder based on Dual-bit Decoding and Overlapped Scheduling)

서지정보

· 발행기관 : 대한전자공학회
· 수록지 정보 : 전자공학회논문지 / 55권 / 11호 / 25 ~ 31페이지
· 저자명 : 황승준, 박현진, 김태환

초록

본 연구에서는 연속 제거 극 복호기를 위한 고효율 준 병렬 구조를 제안한다. 제안하는 구조에서는 마지막 stage에서의 연속되는 log-likelihood ratio (LLR) 처리 과정을 결합하여 두 비트를 동시에 복호한다. 또한 마지막 stage에서의 LLR 처리 과정은 상위 stage에서의 LLR 처리 과정 중 일부와 병렬로 수행된다. 이러한 이중 비트 복호 및 중첩된 스케쥴링 기법은 큰 하드웨어 오버헤드 없이 throughput을 증가시킨다. 제안하는 구조에 기반하여 0.18μm CMOS 공정으로 1024 비트 연속 제거 극 복호기가 구현되었다. 구현된 극 복호기의 throughput은 181Mbps이고 가장 작은 2-input NAND gate를 복잡도의 단위로 볼 때, 하드웨어 복잡도는 96.7KGE이다. 해당 기법에 의한 throughput efficiency 향상은 약 1.5배이며, 이는 기존의 복호기의 구현 결과와 비교하여 5배이상 우수하다.

영어초록

This study presents a novel semi-parallel architecture for the successive-cancellation (SC) polar decoders. In the proposed architecture, the successive log-likelihood ratio (LLR) processing in the last stage is merged so that two bits can be decoded out simultaneously. In addition, the LLR processing in the last stage is fulfilled in parallel with some of the LLR processing in the non-last stage in an overlapped manner. Such dual-bit decoding and the overlapped scheduling increase the throughput significantly without considerable hardware overhead. A 1024-bit SC decoder has been implemented based on the proposed architecture in 0.18um CMOS process; its throughput is 181Mbps and the complexity is 96.7KGE, where the smallest 2-input NAND is counted as one. When compared to the state-of-the-art results, the throughput efficiency of the proposed decoder is 5 times higher.

참고자료

· 없음