3D-SIC를 위한 SA 기반 테스트 스케줄링 기법 (An SA-based Test Scheduling Method for 3D Stacked IC)

서지정보

· 발행기관 : 한국정보기술학회
· 수록지 정보 : 한국정보기술학회논문지 / 10권 / 8호 / 19 ~ 26페이지
· 저자명 : 안진호

초록

본 연구에서는 3D 스택 구조의 반도체를 위한 테스트 스케줄링과 TAM 최적화 방법을 제안하였다. 테스트 스케줄링이란 제한된 테스트 리소스를 이용하여 최적의 테스트 비용을 구하는 것으로 보통 테스트 시간을 목표 비용으로 한다. 제안한 방식은 먼저 3D IC에 내장된 다이별로 2D IC용 래퍼 구조 및 스캔 체인을 구성한다. 이후 simulated annealing 기법을 사용하여 각 다이에 할당되는 TAM 크기 및 테스트 시간 조합을 결정하고, rectangle bin packing 방식을 통해 상기 조합을 검증하면서 점진적으로 개선하는 형태이다. 실험 결과 다이별로 최대 TAM 크기를 할당하고 순차적으로 테스트하는 방식 대비 평균 15%정도의 테스트 시간 감소 효과를 얻을 수 있었다.

영어초록

We propose a test scheduling and TAM optimization method for 3D stacked ICs. A test scheduling means the procedure to find an optimal test cost with minimum or confined test resources, and the overall test time of IC is usually used for the object cost. On the assumption that each die consists of the wrappers and scan chains used for 2D-ICs, the proposed method takes aim at finding a near optimal combination of assigned TAM width and the corresponding test time of embedded dies in a 3D IC using the simulated annealing algorithm to meet the object cost. The rectangle bin packing-based method is utilized to verify the result of combinations. We experimentally get the reduced test time by 15% on the average compared with the case of serial test mode.

참고자료

· 없음