유한체 GF(2^m)의 하이브리드 정규기저곱셈기의 효율적인 구현 (Efficient Implementation of Hybrid Normal Basis Multiplier over GF(2^m))

서지정보

· 발행기관 : 한국지식정보기술학회
· 수록지 정보 : 한국지식정보기술학회 논문지 / 11권 / 4호 / 385 ~ 391페이지
· 저자명 : 조용석, 민경일

초록

유한체 GF(2^m)의 연산을 효율적인 하드웨어로 구현하는 것은 부호이론, 컴퓨터 연산, 암호이론 등과 같은 여러 응용 분야에서 연구의 필요성이 매우 높은 분야이다. 유한체 연산 중에서 곱셈은 가장 중요한 기본적인 구성 요소로, 고속으로 곱셈을 구현하는 알고리즘과 하드웨어 구조는 연구가 집중되는 분야이다. 정규기저를 이용한 유한체 연산의 하드웨어 구현은 제곱 연산에 거의 비용이 소요되지 않는 장점이 있다. 본 논문에서는 유한체 GF(2^m)의 정규기저를 이용한 하이브리드 곱셈기의 효율적인 구현 방법을 제안한다. 하이브리드 곱셈기는 두 개의 유한체 원소를 수신한 다음, , 클럭 사이클 반복 연산 후에 모든 연산의 결과를 병렬로 출력하는 직렬 방식의 곱셈기이다. 여기에서 값은 회로의 면적과 속도 사이에 절충을 위하여 설계자가 임의로 선택할 수 있는 값이다. 제안된 곱셈기는 비트 직렬 곱셈기 보다는 더 고속으로 동작하지만 비트 병렬 곱셈기 보다는 더 낮은 회로 복잡도를 갖는다. 제안된 곱셈기의 가장 큰 장점은 회로의 복잡도와 지연시간 사이에 적절한 절충을 꾀할 수 있는 점이다. 따라서 본 곱셈기는 자원이 한정된 암호 시스템과 같이, 값은 크지만 회로의 면적이 문제가 되는 응용에 적합한 장점을 가지고 있다.

영어초록

Efficient hardware implementations of arithmetic operations in the Galois field GF(2^m) are highly desirable for several applications, such as coding theory, computer algebra and cryptography. Among these operations, multiplication is of special interest because it is considered the most important building block. Therefore, high-speed algorithms and hardware architectures for computing multiplication are highly required. Hardware implementations of finite field arithmetic using normal basis are advantageous due to the fact that the squaring operation can be done at almost no cost. In this paper, efficient implementation of hybrid multiplier using normal basis in GF(2^m) is presented. The hybrid multiplier is of sequential type, i.e., after receiving the coordinates of the two input field elements, they go through d, 1≤d≤m, iterations (i.e., clock cycles) to finally yield all the coordinates of the product in parallel. The value of d can be arbitrarily selected by the designer to set the trade-off between area and speed. The proposed multiplier architecture is faster than bit-serial architectures but with lower area complexity than bit-parallel ones, The most significant feature of the proposed architecture is that a trade-off between hardware complexity and delay time can be achieved. This makes the proposed multipliers suitable for applications where the value of m is large but space is of concern, e.g., resource constrained cryptographic systems.

참고자료

· 없음