저 전력 곱셈 연산을 위한 저 전력 4-2 압축회로 설계 (Design of a Low-Power 4-2 Compressor for Low-Power Multiplication)

서지정보

· 발행기관 : 한국정보기술학회
· 수록지 정보 : 한국정보기술학회논문지 / 15권 / 4호 / 39 ~ 44페이지
· 저자명 : 정수남, 김정범

초록

본 논문은 저 전력 곱셈연산이 가능한 저 전력 4-2 압축회로를 설계하였다. 다양한 저 전력 연산 시스템의 응용분야에서 저 전력 곱셈연산에 대한 중요성이 증가하고 있다. 부분곱합단(Partial Product Summation Stage)은 전 전력 곱셈연산의 중요한 단이며, 이 단은 4-2 압축회로들로 구성되어 있다. 제안한 회로는 XOR- XNOR, XOR와 멀티플렉서로 구현하였으며, 저 전력 동작을 위해서, 최적화된 XOR-XNOR를 사용하여 40개의 트랜지스터로 설계하였다. 설계한 회로는 기존회로와 비교하였을 때, 전력소모가 15.8% 감소하였으며, 전력지연시간곱(PDP, Power-Delay-Product)이 16.4%가 감소하는 우수한 성능을 보였다. 제안한 회로는 0.18um CMOS 표준공정을 이용하여 설계하였으며, SPICE 시뮬레이션을 통하여 타당성을 입증하였다.

영어초록

In this paper, we propose a low-power 4-2 compressor for low-power multiplication. The demand for low-power multipliers is increasing in various applications of low-power computing systems. Partial product summation stages account for a significant portion of the low-power multiplier. The partial product summation stage is composed of the 4-2 compressor. The proposed circuit is composed of XOR-XNOR, XOR, and multiplexer. To achieve low-power circuit, we utilize the optimized XOR-XNORs and implemented with 40 transistors. Comparing with the conventional circuit, the proposed circuit achieves the reduction of the power consumption by 15.8% and the power-delay-product (PDP) by 16.4%. The validity and effectiveness of the proposed circuit are verified through the SPICE simulation with 0.18um CMOS standard technology.

참고자료

· 없음