영상처리를 위한 근사계산 기반 24×8 곱셈기 구조 (Approximate Computing Based 24×8 Multiplier Architecture for Image Processing Algorithms)

서지정보

· 발행기관 : 한국정보기술학회
· 수록지 정보 : 한국정보기술학회논문지 / 15권 / 1호 / 123 ~ 129페이지
· 저자명 : 박현상

초록

영상처리나 영상인식 등에 사용되는 알고리즘은 필터의 형태로써 곱의 합으로 표현될 수 있다. 영상처리는 높은 연산 정확도를 요구하지 않기 때문에, 소정의 오차를 의도적으로 허용함으로써 구현비용을 절감하는 근사계산기법을 적용한 곱셈기가 효과적으로 적용될 수 있다. 데이터 폭을 적응적으로 가변시키는 DSM (Dynamic Segment Method)을 적용하면 8x8 곱셈기를 사용하고서도 1% 이내의 평균오차를 가지는 24x8 곱셈기를 구현할 수 있다. 본 논문에서는 DSM 기법을 이용한 곱셈기를 구성하는 멀티플렉서의 비중을 1/2로 경감한 곱셈기 구조를 제안한다. 제안한 곱셈기는 같은 최대 연산 오차를 가지는 DSM 구현 방식에 비해서 평균 연산 오차를 15.5% 절감할 뿐만 아니라, 이를 하드웨어로 구현할 경우 등가 게이트 수를 7.3% 줄일 수 있기 때문에 성능과 비용관점에서 DSM 기법을 능가하는 효율적인 구조이다.

영어초록

Algorithms used in image processing and image recognition can be expressed as the sum of products in the form of filters. Since the image processing process does not require high calculation accuracy, a multiplier applying the approximate computing technique which intentionally allows a predetermined error to reduce the implementation cost is highly cost-effective. If a dynamic segmentation method (DSM) is used to adaptively vary the effective data width, a 24×8 multiplier with an average error of less than 1% can be implemented using an 8×8 multiplier. In this paper, we propose a multiplier architecture that reduces the number of the multiplexers that constitute the DSM-based multiplier by half. The proposed multiplier not only reduces the average arithmetic error by 15.5% compared with the DSM implementation with the same maximum operation error but also reduces the equivalent gate count by 7.3% when implemented in hardware.

참고자료

· 없음