고속 곱셈연산을 위한 4-2 Compressor 설계 (Design of a Fast 4-2 Compressor for High-Speed Multiplication)

서지정보

· 발행기관 : 한국정보기술학회
· 수록지 정보 : 한국정보기술학회논문지 / 10권 / 12호 / 19 ~ 24페이지
· 저자명 : 추광범, 김정범

초록

4-2 compressor는 곱셈기의 부분 곱 합 트리(partial product summation tree)의 기본적인 구성 요소이다. 본 논문은 고속 곱셈연산이 가능한 4-2 compressor 회로를 설계하였다. 제안한 회로는 XOR, XNOR와 MUX로 구현하였으며 최대 3개의 XOR 지연시간을 갖는다. 회로구성을 단순화하기 위해, 최적화된 XOR-XNOR를 사용하여 40개의 트랜지스터로 설계되었다. 설계한 회로는 기존 회로와 비교하였을 때 회로 구성에 필요한 트랜지스터 수가 16개 감소하였으며, 전파 지연시간이 33.8% 감소하였으며, 전력소모와 지연시간의 곱 (power-delay- product : PDP)이 35%가 감소하여 우수한 성능을 보였다. 제안한 회로는 삼성 0.18um CMOS 표준공정을 이용하여 설계하였으며, HSPICE 시뮬레이션을 통하여 타당성을 입증하였다. 설계한 회로는 1.8V 공급전원과 1 pF의 부하에서 19.6ns의 지연시간과 46.3uW 전력소모, 0.91pJ의 전력소모와 지연시간의 곱 특성을 보였다.

영어초록

The 4-2 compressor is a basic component of the multipliers for partial product summation tree. In this paper, we propose a fast 4-2 compressor for high-speed multiplication. The proposed circuit is composed of XOR, XNOR, and MUX. The circuit has a maximum of three XOR delay times. To simplify the circuit configuration, we utilized the optimized XOR-XNORs and implemented with 40 transistors. Compared with the previous circuit, we have reduced 16-transistors, the propagation delay time of 33.8%, and the power-delay-product (PDP) of 35%. The validity and effectiveness of the proposed circuit are verified through the HSPICE simulation with Samsung 0.18um CMOS standard technology. The proposed circuit shows that the propagation delay time is 19.6ns and the power dissipation is 46.3uW under the 1.8V supply voltage and 1pF load. Also, the power-delay-product is 0.91pJ.

참고자료

· 없음