OFDM 시스템용 로그 수체계 기반의 저전력/저면적 FFT 프로세서 (An LNS-based Low-power/Small-area FFT Processor for OFDM Systems)

서지정보

· 발행기관 : 대한전자공학회
· 수록지 정보 : 전자공학회논문지 - SD / 46권 / 8호 / 53 ~ 60페이지
· 저자명 : 박상덕, 신경욱

초록

로그 수체계 기반의 저전력/저면적 128점 FFT 프로세서를 수체계 변환 오차와 하드웨어 최소화 방법을 적용하여 설계하였다. FFT 프로세서의 핵심 연산인 복소수 승산과 가/감산 연산을 기존의 2의 보수 수체계 대신 로그 수체계를 적용하여 가산기와 look-up table (LUT)로 구현하였으며, 이를 통하여 2의 보수 수체계 기반의 FFT 프로세서에 비해 약 21%의 게이트와 16%의 메모리를 감소시켰으며, 약 18%의 소비전력 감소가 얻어졌다. 설계된 LNS기반 FFT 프로세서를 0.35 ㎛ CMOS 표준 셀로 합성한 결과, 33,910개의 게이트와 2,880 비트의 메모리로 구현되었으며, 60 MHz@2.5V로 동작하여 128점 FFT 연산에 2.13 ㎲가 소요되며, 평균 40.7 dB의 SQNR 성능을 갖는다.

영어초록

A low-power/small-area 128-point FFT processor is designed, which is based on logarithmic number system (LNS) and some design techniques to minimize both hardware complexity and arithmetic error. The complex-number multiplications and additions/subtractions for FFT computation are implemented with LNS adders and look-up table (LUT) rather than using conventional two's complement multipliers and adders. Our design reduces the gate counts by 21% and the memory size by 16% when compared to the conventional two's complement implementation. Also, the estimated power consumption is reduced by about 18%. The LNS-based FFT processor synthesized with 0.35 ㎛ CMOS standard cell library has 39,910 gates and 2,880 bits memory. It can compute a 128-point FFT in 2.13 ㎲ with 60 MHz@2.5V, and has the average SQNR of 40.7 dB.

참고자료

· 없음