낮은 지터를 갖는 지연고정루프를 이용한 클럭 발생기 (A Clock Generator with Jitter Suppressed Delay Locked Loop)

서지정보

· 발행기관 : 대한전자공학회
· 수록지 정보 : 전자공학회논문지 - SD / 49권 / 7호 / 17 ~ 22페이지
· 저자명 : 남정훈, 최영식

초록

본 논문에서는 낮은 지터를 갖는 지연고정루프를 이용하여 좀 더 정확한 출력을 갖는 클럭 발생기를 제안하였다. 제안된 클럭 발생기에 사용된 지연고정루프는 열 개의 지연단을 가진 전압제어지연단(VCDL)을 사용하며, 기준 지연단의 출력신호와 이전 지연단의 출력신호를 비교하여 위상차에 해당하는 만큼의 전압을 발생시켜 지연단의 제어전압으로 인가된다. 이 제어전압은 지연단의 출력신호의 위상이 흔들림에 따라 증가하거나 감소하여 출력신호의 지연정도를 조절하여 위상변화를 보상하며, 지연고정루프 출력신호 및 체배 된 출력신호의 지터를 감소시킨다. 제안된 클럭 발생기는 1.8V 0.18μm CMOS 공정을 이용하여, 100MHz를 입력신호로 인가 할 경우 1GHz의 신호가 출력 되도록 설계 하였다. 시뮬레이션 결과 출력 신호의peak-to-peak 지터 값은 3..24ps이었다.

영어초록

A novel Clock Generator with jitter suppressed delay-locked loop (DLL) has been proposed to generate highly accurate output signals. The proposed Clock Generator has a VCDL which can suppress its jitter by generating control signals proportional to phase differences among delay stages. It has been designed to generate 1GHz output at 100MHz input with 1.8V 0.18μm CMOS process. The simulation result demonstrates a 3.24ps of peak-to-peak jitter.

참고자료

· 없음