최적의 측정값 구간의 길이를 갖는 최소 공분산 유한 임펄스 응답 필터 기반 디지털 위상 고정 루프 설계 (A Digital Phase-locked Loop design based on Minimum Variance Finite Impulse Response Filter with Optimal Horizon Size)

서지정보

· 발행기관 : 한국전자통신학회
· 수록지 정보 : 한국전자통신학회 논문지 / 16권 / 4호 / 591 ~ 598페이지
· 저자명 : 유성현, 배동성, 최현덕

초록

디지털 위상 고정 루프는 위상 동기화를 위해 사용되는 회로로 일반적으로 통신, 회로분야 등 다양한 분야에서 사용된다. 디지털 위상 고정루프를 설계 시 상태추정기를 사용하는 경우 보통 칼만필터와 같은 무한 임펄스 응답 상태추정기를 활용해왔다. 일반적으로 무한 임펄스 응답 상태추정기 기반 디지털 위상 고정 루프의 성능은 우수하지만, 초기값의 부정확, 모델 오차, 외란 등의 예상하지 못하는 상황에서 급격한 성능저하가 발생할 수 있다. 본 논문에서는 새로운 디지털 위상 고정 루프를 최적의 측정값 구간 길이를 갖는 최소 공분산 유한 임펄스 응답 필터를 사용하여 설계한다. 최적의 측정값 구간 길이는 유한 임펄스 응답 필터의 핵심 성능지표 중 하나인데, 이는 수치적 방법으로 얻을 수 있으며, 최소 공분산을 구하기 위하여 선형 행렬 부등식을 사용하였다. 시뮬레이션을 수행하여 제안된 디지털 위상 고정 루프의 성능 검증한다.

영어초록

The digital phase-locked loops(DPLL) is a circuit used for phase synchronization and has been generally used in various fields such as communication and circuit fields. State estimators are used to design digital phase-locked loops, and infinite impulse response state estimators such as the well-known Kalman filter have been used. In general, the performance of the infinite impulse response state estimator-based digital phase-locked loop is excellent, but a sudden performance degradation may occur in unexpected situations such as inaccuracy of initial value, model error, and disturbance.In this paper, a new optimal digital phase-locked loop is designed using a minimum variance finite impulse response filter with an optimal measured value interval length. The optimal measured value interval length is one of the key performance indicators of the finite impulse response filter, which can be obtained by a numerical method, and a linear matrix inequality is used to obtain the minimum covariance. In order to verify the performance of the proposed digital phase-locked loop, simulation is performed to verify its superiority.

참고자료

· 없음