H.264/AVC 동영상 코덱용 고성능 움직임 추정 회로 설계 (Design of High-Performance Motion Estimation Circuit for H.264/AVC Video CODEC)

서지정보

· 발행기관 : 대한전자공학회
· 수록지 정보 : 전자공학회논문지 - SD / 46권 / 7호 / 53 ~ 60페이지
· 저자명 : 이선영, 조경순

초록

H.264/AVC 코덱에 사용되는 움직임 추정은 다중 참조 프레임과 다양한 가변 블록을 이용하기 때문에 복잡하고 많은 연산을 필요로 한다. 본 논문에서는 이러한 문제를 해결하기 위해 다중 참조 프레임 선택, 블록 매칭, 블록 모드 결정, 움직임 벡터 예측을 고속으로 처리하는 방법을 바탕으로 동작 속도가 빠른 정수 화소 움직임 추정 회로 구조를 제안한다. 또한 부화소 움직임 추정을 위한 고성능 보간 회로 구조도 제안한다. 제안한 회로는 Verilog HDL을 이용하여 RTL로 기술하였고, 130nm 표준 셀 라이브러리를 이용하여 합성하였다. 정수 화소 움직임 추정 회로는 77,600 게이트와 4개의 32x8x32-비트 듀얼-포트 SRAM으로 구현되었고 최대 동작 주파수는 161MHz이며 D1(720x480)급 칼라 영상을 1초에 51장 까지 처리할 수 있다. 부화소 움직임 추정 회로는 22,478 게이트로 구현되었고 최대 동작주파수 200MHz에서 1080HD(1,920x1,088)급 칼라 영상을 1초에 69장 까지 처리할 수 있다.

영어초록

Motion estimation for H.264/AVC video CODEC is very complex and requires a huge amount of computational efforts because it uses multiple reference frames and variable block sizes. We propose the architecture of high-performance integer-pixel motion estimation circuit based on fast algorithms for multiple reference frame selection, block matching, block mode decision and motion vector estimation. We also propose the architecture of high-performance interpolation circuit for sub-pixel motion estimation. We described the RTL circuit in Verilog HDL and synthesized the gate-level circuit using 130nm standard cell library. The integer-pixel motion estimation circuit consists of 77,600 logic gates and four 32x8x32-bit dual-port SRAM’s. It has the maximum operating frequency of 161MHz and can process up to 51 D1 (720x480) color image frames per second. The fractional motion estimation circuit consists of 22,478 logic gates. It has the maximum operating frequency of 200MHz and can process up to 69 1080HD (1,920x1,088) color image frames per second.

참고자료

· 없음