DRAM SCHEDULER의 효율성 실험 설계

소개

DRAM SCHEDULER의 효율성을 Verilog를 통해 실험하였습니다.
starvation 처리 또한 해결하였습니다.
알고리즘을 통해 scheduler에 대하여 알기 쉽게 정리하였습니다.

목차

1. 요약
2. 서론
3. 관련연구
4. 제안 작품 소개
5. 구현 및 결과분석
6. 결론 및 소감
7. 참고문헌

본문내용

■ 요약
이 보고서는 Verilog를 이용한 DDR2 DRAM 컨트롤러와 memory access 순서를 바꾸어서 DRAM의 성능을 향상시키는 scheduler의 구현에 대해 다루고 있습니다. DRAM, DRAM controller, Scheduler 3개의 module을 구현하였으며, DRAM 컨트롤러는 activate, precharge, read, write, refresh 등을 DRAM이 수행할 수 있도록 제어해줍니다. scheduler는 open row policy를 기반으로 하였으며, active row와 같은 row address 값을 갖는 memory request를 나중에 들어왔더라도 먼저 수행하도록 순서를 바꾸어 성능을 향상시켰습니다. request의 starvatioin을 막기 위한 기능도 구현을 하였습니다. 파형을 통해 hit rate를 증가시킨 것과 단축된 latency, active row 등을 볼 수 있습니다.

■ 서론
가) 제안배경 및 필요성
DRAM의 성능을 향상시키기 위한 방법으로 효율적인 메모리 스케줄링 기법의 중요성이 증대하고 있습니다. memory request가 hit되지 않을 경우 precharge 하는 시간(24ns)과 activate하는 시간(24ns), active row에서 column address값을 찾는 시간(8ns)으로 총 52ns가 소요되는 반면, hit되는 경우 column address값을 찾는 시간만 걸리므로 8ns밖에 걸리지 않는다. 따라서 이 hit rate를 높이는 것이 스케줄링의 관건인데, 일례로 같은 DRAM 디바이스에서 스케줄링 하는 것과, 스케줄링하지 않은 것의 성능을 비교한 연구소가 있는데, 스케줄링만으로도 성능을 평균 25% 향상 시켰다고 합니다.

참고자료

· Scott Rixner, william J. Dally, Ujval J. Kapasi, Peter Mattson, and John D. Owens, “Memory Access Scheduling” , p.7 "First Ready Scheduling"
· Vimal Bhalodia, “SCALE DRAM”, p.16 "Power modes"
· Scott Rixner, william J. Dally, Ujval J. Kapasi, Peter Mattson, and John D. Owens, “Memory Access Scheduling” , p.4 "Memory Access Scheduling"
· 김가람, “IT DRAM을 위한 Block Refresh (Autonomous Refresh) 방법의 최적화”
· Vimal Bhalodia, “SCALE DRAM”, p.15 "Operation"
· Bruce Jacob, David Wang, ISCA2002, "DRAM Tutorial", p.13~p.18