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삼성전자 면접 자료 (반도체, 물성, 숏채널)

"삼성전자 면접 자료 (반도체, 물성, 숏채널)"에 대한 내용입니다.
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한컴오피스
최초등록일 2018.10.26 최종저작일 2018.04
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삼성전자 면접 자료 (반도체, 물성, 숏채널)
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    "삼성전자 면접 자료 (반도체, 물성, 숏채널)"에 대한 내용입니다.

    목차

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    본문내용

    1. SCE(short channel effect)
    소자가 미세화 되면서 S-D간 간격이 좁아지고 이에 따라 소자특성이 변하는 현상
    장단점 모두 있음
    대표 현상 : Vt roll-off(Vt 감소하는 것), Sub-threshold current 증가,

    <장점>
    - 소자가 작아진 상황 자체의 의미로 볼 때, 같은 공간에서의 소자 밀도를 높일 수 있음
    - S-D 간의 간격이 짧아짐으로서 소자의 반응속도(충 방전)가 빨라짐.
    - inversion layer 역 자체가 작으므로 구동 할 때 필요한 Vth(구동전압)이 낮다. 즉 low operating potential energy

    <단점>
    - drain induced barrier lowering and punch-through
    - surface scattering
    - velocity saturation
    - impact ionization
    - hot electron effect

    1-1. DIBL (Drain-induced barrier lowering)
    전자가 Channel을 넘어갈 때 Vg가 장벽을 조절해 Id를 조절함. 그러나 장벽은 실제로 Vd로도 영향을 받음. Vd 계속 증가시키면 S-B 공핍층과 D-B 공핍층이 만나 장벽이 허물어지는 punch-through 현상 발생.

    Drain에 걸리는 전기적 포텐셜에 의해 발생하는 전기장이 Source근처의 channel에 까지 영향을 주는 현상.

    (D는 n-type, +전압 인가, B는 p-type. -전압 인가)
    왼쪽처럼 채널이 짧으면 두 공핍층이 맞닿지 않지만, 오른쪽처럼 채널이 짧으면 DIBL 발생. 이때부턴 Vg=0이어도 Vd가 크면 전류 흐를 수 있음

    왼쪽 : long L, 오른쪽 : short L

    long L에서는 Vd가 커도 큰 문제는 없음, short L에서는 subthreshold 영역에서 전류 증가,
    문턱전압도 작아짐
    문턱전압 작아지면...

    <중 략>
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