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Logic 연산과 gates 실험 보고서2025.11.161. 기본 논리 연산 (AND, OR, NOT) AND 연산은 두 입력이 모두 참(1)일 때만 결과가 참이며, 하나라도 거짓(0)이면 결과는 거짓이다. OR 연산은 하나 이상의 입력이 참이면 결과가 참이고, 모두 거짓일 때만 결과가 거짓이다. NOT 연산은 입력값을 반전시키는 연산으로, 참을 거짓으로, 거짓을 참으로 변환한다. 이들 기본 논리 연산은 디지털 회로의 기초를 이루며, 진리표를 통해 모든 입력 조합에 대한 출력을 명확히 정의할 수 있다. 2. TTL IC 게이트 (7432, 7408, 7404, 7402, 7400) TT...2025.11.16
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논리회로 시간 지연 측정 실험 보고서2025.01.281. 논리회로 시간 지연 측정 이 실험은 논리회로의 기본 구성 요소인 인버터 IC를 이용하여 NOT 게이트 2개를 구성하고, 함수발생기와 오실로스코프를 활용하여 신호 전송 시간차를 측정함으로써 논리회로의 시간 지연 측정을 분석하는 것을 목표로 하였습니다. 실험을 통해 논리회로의 시간 지연 측정 및 오차 분석의 중요성을 인식하게 되었습니다. 2. 디지털 회로 설계 이 실험을 통해 디지털 회로 설계 시 지연 시간의 영향을 최소화하기 위한 방법이 필요함을 인식하게 되었습니다. 회로의 설계 및 동작 원리와 관련된 지연 시간 문제를 고려해야...2025.01.28
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[A+] 중앙대학교 아날로그 및 디지털 회로 설계실습 예비보고서 9. 4-bit Adder 회로 설계2025.04.291. 조합논리회로 설계 이 보고서는 조합논리회로의 설계 방법을 이해하고, 조합논리회로의 한 예로 가산기 회로를 설계하는 것을 목적으로 합니다. 전가산기의 진리표를 작성하고, Karnaugh 맵을 이용하여 간소화된 불리언 식을 구합니다. 이를 바탕으로 2-level 회로와 XOR 게이트를 이용한 다단계 조합 논리 회로를 설계합니다. 마지막으로 2비트 가산기 회로를 설계합니다. 2. 전가산기 설계 전가산기의 진리표를 작성하고, Karnaugh 맵을 이용하여 Sum of Product 또는 Product of Sum 형태의 간소화된 불리...2025.04.29
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아날로그 및 디지털 회로 설계 실습 (결과) - 래치와 플립플롭2025.01.291. RS 래치 PSPICE를 사용하여 RS 래치 회로를 구현하고 동작을 확인했습니다. Clk=1일 때 S, R 입력에 따라 Q, Q'의 출력이 변화하는 것을 관찰했고, Clk=0일 때는 이전 Clk=1 상태가 유지되는 것을 확인했습니다. 실험 결과는 이론적인 동작과 일치했습니다. 2. RS 플립플롭 RS 래치 회로에 TTL 7400, 7404 소자를 추가하여 RS 플립플롭을 구현하려 했습니다. 하지만 전체 회로를 연결했을 때는 정상 동작하지 않았습니다. 다만 RS 래치 부분과 그 이전 회로 부분은 각각 정상 동작했기 때문에 회로 ...2025.01.29
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NAND 게이트와 NOR 게이트의 역할과 중요성2025.11.121. NAND 게이트의 작동 원리 및 특성 NAND 게이트는 디지털 로직 회로의 기본 게이트로, 두 개 이상의 입력이 모두 1일 때만 출력이 0이 되는 부정논리곱 연산을 수행합니다. AND 게이트의 출력에 NOT 게이트를 연결하여 구성되며, 기능적으로 완전하여 NAND 게이트만으로 모든 가능한 논리 연산을 수행할 수 있습니다. 이러한 특성으로 회로 설계의 복잡성을 줄이고 제조 공정의 생산성을 향상시킵니다. 2. NAND 게이트 사용의 경제성과 효율성 NAND 게이트는 높은 집적도와 낮은 전력 소모로 고효율적인 회로 설계가 가능하여 ...2025.11.12
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Semiconductor Device and Design - 9-102025.05.101. 1비트 가산기 및 감산기의 레이아웃 1비트 가산기 및 감산기의 레이아웃을 설명합니다. 캐리, 합, XOR 신호를 사용하여 1비트 가산기와 감산기의 회로를 구현합니다. 스위치를 0으로 설정하면 가산기, 1로 설정하면 감산기로 동작합니다. 2. 1비트 가산기 및 감산기의 기능 1비트 가산기와 1비트 감산기의 기능을 설명합니다. 1비트 가산기는 두 입력 비트와 캐리 비트를 더하여 합과 새로운 캐리 비트를 출력합니다. 1비트 감산기는 두 입력 비트와 캐리 비트를 빼서 차와 새로운 캐리 비트를 출력합니다. 3. 병렬 가산기 회로의 기능...2025.05.10
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[예비보고서]중앙대학교 아날로그및디지털회로설계실습 래치와 플립플롭2025.05.101. RS 래치 RS 래치는 NAND 게이트로 구성할 수 있으며, 진리표와 상태도를 통해 동작 원리를 확인할 수 있다. 또한 NAND 게이트를 이용하여 RS 플립플롭도 구성할 수 있다. 2. 플립플롭 플립플롭은 순차식 논리회로의 기본 소자로, 다양한 종류가 있으며 각각의 동작 조건과 특성이 다르다. 이번 실습에서는 NAND 게이트로 구성한 RS 플립플롭의 동작을 확인하였다. 1. RS 래치 RS 래치는 디지털 회로에서 가장 기본적인 메모리 소자 중 하나입니다. 이 래치는 두 개의 NOR 게이트로 구성되어 있으며, 각 게이트의 출력이...2025.05.10
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Verilog HDL을 이용한 AND Gate 설계 및 FPGA 구현2025.11.121. Verilog HDL Verilog HDL은 FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어로, IEEE 1364로 표준화되어 있습니다. 회로 설계, 검증, 구현 등의 용도로 사용 가능하며, 회로도 작성 대신 언어적 형태로 전자회로의 기능을 구성합니다. Module 단위로 설계되며, Synthesis 부분과 Test bench로 구성되어 있습니다. 2. HDL 설계 레벨 HDL 설계는 세 가지 레벨로 구분됩니다. Behavioral level은 진리표와 같이 case를 이용하여 회로의 동작을 정확하...2025.11.12
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디지털집적회로설계 - 1bit Full Adder 구현 실습2025.11.151. Full Adder 회로 설계 1bit Full Adder를 Subcircuit 방식으로 구현한 실습 과제입니다. Half Adder와 OR 게이트를 조합하여 Full Adder를 설계했으며, 입력 신호로 Pulse를 사용하여 시뮬레이션을 수행했습니다. 진리표와 비교하여 Sum 출력값이 정확하게 나왔음을 확인했습니다. 이 설계는 향후 다중 비트 Full Adder 구현 시 재사용 가능하도록 모듈화되었습니다. 2. CMOS 기본 게이트 설계 Inverter, NAND, AND, OR, XOR 등의 기본 논리 게이트를 트랜지스터 ...2025.11.15
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홍익대학교 디지털논리실험및설계 1주차 예비보고서 A+2025.05.041. AND 게이트 7408 AND 게이트 7408의 datasheet를 읽고 기본 실험 (1)의 회로를 결선하는 방법을 설명했습니다. Vcc와 GND를 연결하면 쇼트가 발생할 수 있다는 점도 언급했습니다. 2. 기본 실험 (4) 3입력 AND 게이트의 동작 원리를 설명하고 예상 실험 결과를 제시했습니다. 3. 응용 실험 (2) 두 개의 입력 값이 서로 다른 조합일 때 출력이 1이 되는 회로를 구현하고 예상 실험 결과를 제시했습니다. 4. 응용 실험 (3) AND 게이트 7408이 동작하지 않아 모든 입력 조합에 대해 출력이 0이 ...2025.05.04
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