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아날로그 및 디지털 회로 설계실습 예비보고서 11주차2025.01.171. 조합논리회로 설계 이 실습에서는 조합논리회로의 설계 방법을 이해하고, 조합논리회로의 한 예로 가산기 회로를 설계하는 것을 목적으로 합니다. 전가산기의 진리표를 작성하고, Karnaugh 맵을 이용하여 간소화된 불리언 식을 구합니다. 이를 바탕으로 2-level AND-OR(NAND-NAND) 또는 OR-AND(NOR-NOR) 로직 회로를 설계하며, XOR 게이트를 이용하여 보다 간소화된 다단계 조합 논리 회로를 설계합니다. 마지막으로 1-bit 가산기 회로를 이용하여 2-bit 가산기 회로를 구성합니다. 1. 조합논리회로 설계...2025.01.17
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서강대학교 23년도 마이크로프로세서응용실험 3주차 Lab03 결과레포트 (A+자료)2025.01.211. 메모리 소자 마이크로 컨트롤러는 메모리 소자를 내장하고 있다. 메모리 소자는 크게 ROM과 RAM으로 구분되며, 이 둘의 차이는 volatile 여부로 나뉜다. RAM에서는 CPU가 데이터를 읽거나, 쓰는 동작을 수행할 수 있다. 2. SRAM 구조 및 동작 SRAM의 경우 메모리 소자의 한 종류이다. 메모리의 동작을 위해서는 핀들을 통한 신호전달이 필요하다. /CS는 특정 메모리 소자를 선택하는 신호로, LOW일 때 메모리가 선택되어 read/write가 가능해진다. /WE는 메모리에 데이터를 쓰고자 할 때 LOW가 되어야 ...2025.01.21
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스위치 분해2025.05.121. Tact switch Tact switch는 얇은 금속판을 원형 또는 사각 형태의 돔 모양으로 가공하여 이를 누름으로써 스위치 본체 내의 두 고정접점 사이를 물리적으로 연결시켜주는 스위치입니다. 스위치를 눌렀을 때 접점이 형성되고, 스위치를 누르지 않았을 때는 접점이 끊어집니다. 스위치 내부에는 커버, 컨택터, 터미널 등의 부품이 있습니다. 1. Tact switch Tact switches are a type of tactile switch commonly used in electronic devices to provide ...2025.05.12
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디지털 회로 실험 및 설계 - 기본 논리 게이트(Gate) 및 TTL, CMOS I.F 실험 22025.05.161. 디지털 회로 실험 및 설계 이 보고서는 디지털 회로 실험 및 설계 과정에서 수행한 기본 논리 게이트(Gate) 및 TTL, CMOS I/F 실험에 대한 내용을 다루고 있습니다. 실험에서는 전압 레벨 측정, OR + Inverter 진리표 작성, AND-OR-NOT 게이트를 이용한 XOR 설계, CMOS와 TTL 인터페이스 등을 다루었으며, 이론값과 실험 결과를 비교 분석하였습니다. 오차 분석에서는 전류 측정의 어려움, 점퍼선의 저항, 브래드 보드의 불확실성 등이 원인으로 지적되었습니다. 1. 디지털 회로 실험 및 설계 디지털 ...2025.05.16
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정보사회와 4차 산업혁명, 컴퓨터와 통신의 발전2025.01.241. 정보사회와 4차 산업혁명 정보화 사회는 컴퓨터, 반도체 기술, 통신 기술 등 다양한 기술에 의하여 산업과 사회의 각 분야를 크게 변화시키는 정보화 혁명을 가져왔고 급격한 기술의 발전으로 인해 사회의 각 분야를 크게 변화시키며 도래하였다. 4차 산업혁명은 빅데이터, 인공지능, 로봇공학 등 고도의 과학과 기술의 발전으로 인류의 성장 수준을 급진적으로 변화시킨다. 정보사회에서 더 나아가 고도 정보 사회에 진입하면 멀티 네트워크형으로 전환하게 되며 전국 네트워크 디지털 통신망이 완전하게 부설되며 이용이 가능하게 된다. 또한 가정생활에...2025.01.24
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운영체제의 메모리 구성 및 메모리 자원의 관리2025.01.171. 메모리 계층구조 메모리는 컴퓨터의 기억을 담당하는 것으로 상태나 명령어 등을 기록하는 장치이다. 메모리는 속도와 용량에 따라 계층 구조를 이루고 있으며, 레지스터, 캐시, 메인메모리, 보조기억장치 순으로 용량이 커지고 속도가 느려진다. 메모리 계층 구조는 지역성을 최대한 활용하여 시스템 성능을 향상시킨다. 2. 메모리 관리 메모리 관리는 자원의 효율적인 사용 및 프로세스 간의 격리 보호, 단편화 문제 해결 등을 위해 필요하다. 프로세스의 주소는 논리적 주소와 물리적 주소로 나뉘며, 이러한 논리적 주소와 물리적 주소의 연결(메모...2025.01.17
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한양대 counter2025.05.041. JK Flip Flop JK Flip Flop은 SR FF에 and gate를 추가한 FF이다. SR FF에서 (1,1)을 사용하지 못하는 한계점을 극복하는 Flip-Flop으로 set, reset이 (1,1)일 때 output 값이 toggle 즉, 반전 된다. S(set) R (reset) FF과 마찬가지로, J는 set K는 reset을 뜻한다. JK Flip-Flop의 timing diagram은 다음 과 같다. 다른 FF과 마찬가지로 output 값에서 time delay가 발생한다. (1,1)일 때 toggle 반전...2025.05.04
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디지털 회로 실험 및 설계 - 부울대수와 카르노맵, RS Flip Flop 실험 12025.05.161. 부울 대수 부울 대수(Boolean Algebra)는 영국의 수학자 조지 부울이 19세기 중반에 고안한 논리 수학입니다. 부울 대수는 AND, OR, NOT 논리를 이용하여 논리식을 표현하며, 논리식의 각 변수는 0과 1의 값(논리 레벨)을 가지고 논리 연산이 가능합니다. 부울 대수의 기본 법칙에는 교환법칙, 결합법칙, 분배법칙이 있으며, 부울 정리에는 OR 논리, AND 논리, NOT 논리가 포함됩니다. 2. 카르노 맵 논리식을 간소화할 때는 카르노 맵을 주로 활용합니다. 카르노 맵은 변수의 개수에 따라 작성되며, 2변수 또...2025.05.16
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중앙대학교 아날로그및디지털회로설계실습 8차 예비보고서2025.01.041. RS 래치 RS 래치는 두 개의 NOR 게이트 또는 NAND 게이트를 이용하여 만들 수 있습니다. NOR 게이트 RS 래치와 NAND 게이트 RS 래치는 같은 입력에 대해 출력이 반대입니다. NOR 게이트 RS 래치는 S와 R이 모두 0일 때 이전 값이 유지되고, NAND 게이트 RS 래치는 S와 R이 모두 1일 때 이전 값이 유지됩니다. 또한 NOR 게이트 RS 래치는 S와 R이 모두 1인 경우, NAND 게이트 RS 래치는 S와 R이 모두 0인 경우에 부정 입력이 나타납니다. 진동 또는 준안정 상태를 방지하기 위해 부정 입...2025.01.04
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디지털 논리실험 8주차 예비보고서2025.05.061. Gated D Latch Gated D Latch는 D와 EN을 입력 값으로 가지며, Q와 Q'를 출력 값으로 가진다. S-R Latch와 유사하지만 EN이라는 가드를 통해 S와 R의 값이 1,1이 되는 경우를 막는다는 점에서 차이가 있다. EN의 입력 값이 LOW일 때는 D 값과 상관없이 출력 값이 변하지 않으며, EN의 입력 값이 HIGH일 때는 D 값을 Q의 값으로 전달한다. 2. D Flip-flop D Flip-flop은 D Latch와 같이 D의 값을 Q의 값으로 전달해주지만, Latch와 달리 Flip-flop은 ...2025.05.06
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