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인하대 물리전자 2장 연습문제 풀이(1번, 4번)

1-(a) orthonormaeorthogor.at vector 를 모두 정규화시킨 Unit vector 인 것을 의미한다.(orthonormal-orthogonaltnormaliz.ation)1-(b) basis set은 아th0nomal 을 만족하는 임의의 Vector set이다.1-(c) CompleteneSS는 basis elements의 linear Cornbination으로 어떠한 벡터라도 표현 가능하다는 것이다.

학교| 2021.04.07| 4페이지| 1,500원| 조회(173)

물리전자, 인하대, 인하대 물리전자 2장 연습문제 풀이

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인하대 물리전자 기말고사 족보

<썸네일을 참고해주세요>

학교| 2021.03.05| 1페이지| 2,000원| 조회(506)

물리전자, 인하대, 인하대 물리전자 기말고사 족보

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인하대 물리전자 3장 연습문제 풀이

1. homogeneous, isotropic 그리고 linear한 물질에 관한 문제이다. a) 물질이 homogeneous, isotropic 그리고 linear하다는 의미를 설명하라. → · homogeneous(균질성) : 물질 내 어느 위치에 있든 관계없이 물리적 성질이 동일함을 의미한다. (물질의 물리적 성질이 동일함을 의미)· isotropic(등방성) : 물질 내 임의 지점을 기준으로 어느 방향으로 움직이든 관계없이 물리적 성질이 동일함을 의미한다. (물질이 방향에 관계없이 물리적 성질이 동일함을 의미)· linear(선형적) : 물질의 물리적인 성질을 변화시킬 수 있는 factor에 대해 그 factor를 임의의 스칼라 k배 하게 되면 그 성질 역시 같은 크기의 스칼라 k배의 결과를 얻게 되는 성질을 의미한다.b) elastic modulus, spring constant 그리고 Young’s modulus를 비교하라.→ elastic modulus, spring constant, Young’s modulus의 개념은 모두 결정의 탄성강도(hardness)를 측정하는 개념으로써 공통점이 있다. 하지만 각 개념은 hardness를 측정하는 물질의 scale에서 차이가 있다. elastic modulus는 원자를 이루고 있는 bulk가 평형상태에 있는 것을 기준으로..<중 략>

공학/기술| 2020.11.25| 10페이지| 1,000원| 조회(240)

물리전자, 인하대, 인하대 물리전자 3장 연습문제 풀이

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Verilog를 사용한 설계과제(4bit CLA 모듈, State table) 평가B괜찮아요

HW 1설계 코드와 주석테스트벤치 코드테스트벤치에서 초기값을 0으로 선언한 후, #100을 통해 a, b, ci에 100ns 뒤에 각각 4bit씩 입력하였다.시뮬레이션 결과고찰CLA란 아래 비트부터 carry를 전달하는 Ripple-carry adder 대신에, 한번에 각 비트에서 carry의 발생여부를 판단해 덧셈 시간을 획기적으로 단축하는 방법이다. CLA의 확장 방정식은 인터넷을 참고해 코딩하였다.이 확장 방정식에 의해 C0~C3의 값이 결정된다. 4bit adder로서 sum이 [3:0] carry_out 1bit로 4bit를 구성해야하나, 5bit로 설정해 carry_out을 sum에 MSB로 지정함으로써 결과 값 확인 시 좀 더 가독성을 높힌 코드를 작성하였다. 코드에 적었듯 sum을 [3:0]으로 바꿔서 선언해도 전혀 문제되지 않고 원하는 동작을 동일하게 수행한다.HW 2설계 코드와 주석테스트벤치 코드시뮬레이션 결과고찰Mealy machine은 이미 상태그래프가 주어져 있었기 때문에 그대로 코드로 옮기는 작업만 하면 되었다. state는 인간이 만들어낸 가상의 상태이므로 이것을 컴퓨터가 알아들을 수 있게, 2진수로 작성하였다. 이때 S0~S5의 상태는 3bit가 필요함이 명확하다. 이렇게 각각의 경우를 2진수로 표현하고, 각 bit마다 입력이 0과 1일 때의 다음 상태와 출력은 주어진 상태그래프를 활용했다. 테스트벤치 코드에서 rst의 초기값을 0으로 설정해주는게 중요했다. 쓰레기 값이 들어가면 코드 동작이 불확실해지므로 처음에 무조건 회로를 초기화해야 한다. 이후 입력 값에 따라 상태그래프대로 상태가 천이되고, 출력 값이 출력됨을 테스트벤치 코드를 통해 확인 할 수 있었다. 조합회로와는 다르게 순차회로에서는 clk를 선언해줘야 했다. F/F에 의해 상태를 기억하는 회로이므로 F/F에 들어갈 clk를 #5 clk =~clk; 명령어를 통해 5ns마다 반전시켰다. 이렇게 주어진 Mealy machine을 Verilog언어로 설계하였다.HW 3설계 코드와 주석테스트벤치 코드시뮬레이션 결과고찰HW 3은 Moore machine으로 설계하였다. Moore machine이란 state에 따라서 그 출력 값이 정해져 있는 machine으로 상태가 천이하면서 입력 값에 따라 출력이 바뀌는 Mealy machine과는 차이가 있다. 그렇기 때문에 Moore machine의 설계는 assign문을 사용하였다. assign문에서 각각의 경우를 나눠서 출력을 할당하기 위해 논리 연산자 ( )와 ?를 이용하였다. Assign문에서는 조건문을 구현할 수 없었기 때문에 이런 식으로 복잡하게 처리를 해야만 했다. 시뮬레이션 결과를 보면 상태그래프에 맞게 입력에 따라 상태가 변하는 것을 확인 할 수 있었고, 출력에 따라 out이 assign문에 의해 알맞게 할당되었음을 확인할 수 있었다. 또한 rst 신호가 1이 되었을 때 상태가 0으로 초기화되는 것도 확인하였다.

공학/기술| 2020.04.03| 14페이지| 1,000원| 조회(391)

verilog, 인하대, 디지털논리회로, 4bit CLA

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