"verilog code를 이용"의 검색결과 입니다.

기간
- 전체
- 3개월
- 6개월
- 1년
- 2년
- 3년
- 5년
직접입력

적용
연관순
- 연관순
- 최신순
영역
- 전체
- 제목
- 본문
- 태그
페이지 수
- 전체페이지
- 1 페이지 ~ 5 페이지
- 6 페이지 ~ 10 페이지
- 직접입력 페이지 ~ 페이지 적용
확장자
- 전체
- 한글
- PDF
- MS워드
- MS엑셀
- MS파워포인트
- 압축파일
- 기타
할인자료 보기

연관검색어

FPGA 전전설2 7-segment verilog 시계 FPGA adder 7segment 논리회로설계 디지털시스템실험 mu0

판매자 표지는 다운로드시 포함되지 않습니다.

"verilog code를 이용" 검색결과 1-20 / 340건

공통 시뮬레이션 스냅샷 복원을 위한 Tcl 기반 검증 코드를 이용하여 Verilog 시뮬레이션 시간 단축 (Fast Verilog Simulation using Tcl-based verification code generation for Dynamically Reloading from Pre-Simulation Snapshot)

한국정보통신학회 이용훈, 박대진

논문 | 7페이지 | 무료 | 등록일 2025.05.22 | 수정일 2025.05.26

다운로드
FPGA보드, verilog를 이용한 piezo 피아노 코드

안녕하세요. 논리설계실습 과목에서 배우는 간단한 베릴로그 코드입니다.어려운 코드를 쓴게 아닌 학부생이라면 충분히 할만한 수준으로 하였습니다.학기중 진행하는 실습에 도움이 될 수

Non-Ai HUMAN
| 리포트 | 2,000원 | 등록일 2020.12.22 | 수정일 2021.12.13

다운로드 장바구니
Verilog HDL을 이용한 Mu0 프로세서 구현 프로젝트 (코드, ModelSim결과 포함)

하고, 16bit-memory를 설계하여 특정한 task를 수행할 수 있도록 하는 것이 목표이다.또한 assembly 명령어들을 검증하는 code를 ModelSim을 이용 ... 디지털시스템설계Mu0 Processor 프로젝트Introduction본 프로젝트는 Verilog-HDL언어를 이용하여 간단한 프로세서의 형태인 MU0 processor를 설계 ... pc := loop115STPstop위 코드를 테스트하기위해 Verilog의 테스트벤치로 옮긴 결과는 아래와 같다.위 사진은, 위에 표의 명령어 코드를 assembly로 작성

Non-Ai HUMAN
| 리포트 | 16페이지 | 8,200원 | 등록일 2021.01.03

다운로드 장바구니
롬코드를 이용한 4비트 난수 코드 생성 verilog 소스 코드

Non-Ai HUMAN
| 리포트 | 3,000원 | 등록일 2013.07.09

다운로드 장바구니
verilog coding을 이용한 Adder&Subtractor

[7:0] cmpl = BIN^{8{IS_SUB}};add8c U_ADD(.AIN(AIN), .BIN(cmpl), .CIN(IS_SUB), .SUM(SUM), .COUT(COUT));endmodule4. Verilog Coding

Non-Ai HUMAN
| 리포트 | 2페이지 | 1,000원 | 등록일 2009.05.07

다운로드 장바구니
Verilog 코드를 이용한 DashWatch 설계

컴퓨터 구조설계 프로젝트Verilog 코드를 이용한 DashWatch 설계학 과:전자공학부학 번:200511392이름:문은혁Professor:박인갑 교수님제 출 일:2008 ... Button 후Start Button⇒⇒Stop ButtonCSS Button으로 비교(작은 수 Segment 표시)Reset ButtonVerilog 코드module test

Non-Ai HUMAN
| 리포트 | 14페이지 | 2,500원 | 등록일 2009.01.03

다운로드 장바구니
FPGA를 이용한 DC-DC 부스트 컨버터 PID 제어 설계 및 실험(verilog 코드 포함)

- FPGA를 이용하여 전력전자 공학에서 배우는 DC - DC 부스트 컨버터 설계 및 PID 제어 실험- 전체적인 회로도 및 QUARTUS II 를 이용한 PID 제어 사용법

Non-Ai HUMAN
| 리포트 | 3,000원 | 등록일 2014.11.30 | 수정일 2020.03.15

다운로드 장바구니
Verilog 및 Quartus ll를 이용한 논리회로 설계/택시미터기 구현/소스코드/설명서/최종 PPT

●택시미터기 상태를 결정 하는 SWITCH가 3가지 있다. ●DIP SWITCH1번, DIP SWITCH2번과 DIP SWITCH3번을 사용한다. (S11/3번째 줄 DIPSWITCH)●SWITCH에 따른 상태를 표로 나타냈다.

Non-Ai HUMAN
| 리포트 | 1페이지 | 4,000원 | 등록일 2013.11.06 | 수정일 2014.06.24

다운로드 장바구니
[컴퓨터 구조] MIPS multi-cycle 구현(Quarters II, Verilog 코드 이용)

connect the given block diagram correctly. Also some blocks has incomplete verilog codes. We have ... to complete these verilog codes too. In this multi-cycle, ten instructions are given and must be ... ource code. The control block is most important part. I just attached missing parts. 1. Control_multi.valways@(state)begincase(state)S0 : begin

Non-Ai HUMAN
| 리포트 | 18페이지 | 4,000원 | 등록일 2009.06.21

다운로드 장바구니
[컴퓨터 구조] MIPS single-cycle 구현(Quarters II, Verilog 코드 이용)

have to connect the given block diagram correctly. Also some blocks has incomplete verilog codes. We ... have to complete these verilog codes too. In this single-cycle, eleven instructions are given and

Non-Ai HUMAN
| 리포트 | 11페이지 | 3,500원 | 등록일 2009.06.26

다운로드 장바구니
Verilog 언어를 이용한 Sequential Logic 설계 결과레포트

module code testbench code simulation waveform3. 고찰이번 실험은 Verilog HDL을 이용하여 SR Latch, D Flip-Flop, T ... Verilog 언어를 이용한 Sequential Logic 설계결과레포트1. 실험 제목1) Verilog 언어를 이용한 Sequential Logic 설계2. 실험 결과 ... Flip-Flop을 설계하고 시뮬레이션 결과를 확인하였다. SR Latch와 D Flip-Flop의 모듈 코드를 참고해 정해진 파형의 입력을 T Flip-Flop에 입력하였을 때 출력

Non-Ai HUMAN
| 리포트 | 3페이지 | 1,000원 | 등록일 2022.11.06

다운로드 장바구니
판매자 표지

BCD code, 세븐 세그먼트에 대한 이론 및 회로

1. 실험 제목BCD code, 세븐 세그먼트에 대한 이론 및 회로2. 실험 장비 및 부품Digilent Nexys4 FPGA BoardVivado Design Suite ... 형이다.4. Simulation 결과6. 참고 문헌(1) verilog를 이용한 디지털 시스템 설계(Charle Roth, Lizy Kurian John, Byeong Kil LEE ... 저)(2) Verilog HDL 디지털 설계와 합성의 길잡이(sam ir Palnitkar 저)(3) Verilog HDL을 이용한 디지털 시스템 설계 및 실습(신경욱 저)

리포트 | 5페이지 | 2,500원 | 등록일 2023.06.22

다운로드 장바구니
충북대 디지털시스템설계 결과보고서2

에서는 q가 1000이기 때문에 출력 p는0110 TIMES 1000=00110000이다.5. 비고 및 고찰이번 실험은 4-bit Multiplier를 verilog code를 통해 ... 디지털시스템설계 실습 결과보고서학번이름1. 실험 제목4-bit Multiplier Design2. 실험목표(1) 4-bit Multiplier design을 coding한다.(2 ... 었다. 이번 실험을 통해 verilog 코드로 multiplier의 기능을 구현하는 법을 배웠는데 지난번 adder보다 동작원리가 좀 더 복잡했던 것 같다. 또한 아직 프로그램 사용

Non-Ai HUMAN
| 리포트 | 3페이지 | 1,500원 | 등록일 2022.02.12 | 수정일 2022.02.14

다운로드 장바구니
디지털 공학 실험 XILINX 결과레포트 7-segment

egment 코드를 작성하고 FPGA board를 통해 검증을 하는 실험이었다. bcd to 7-segment 란 binary decimal code를 통하여 display 에 0~9 ... 1. 실험 제목 [Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증(7-segment)]2. 실험 결과3. 고찰이번실험은 verilog를 사용하여 7-s ... 까지의 숫자를 표시할 수 있는 기능이다. ‘디지털 공학’ 수업에서 배운 karnaugh map을 이용하여 숫자의 각 획을 구성하는 a~g에 대한 논리식을 간소화 시켜서 원하는 기능

Non-Ai HUMAN
| 리포트 | 4페이지 | 1,000원 | 등록일 2021.06.21

다운로드 장바구니
디지털 공학 실험 XILINX 결과레포트 hlaf, full, 4-bit adder

1. 실험 제목 [Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증(4-bit Adder)]2. 실험 결과-half adder-full adder-4bit ... adder3. 고찰이번실험도 저번실험과 마찬가지로 verilog를 사용하여 코드를 작성하고 FPGA를 통해 검증을 하는 실험이었다. 저번 실험이 논리 게이트 였다면, 이번 실험 ... 를 karnaugh map을 이용하여 간소화 시키고 그 둘을 합쳐서 4bit adder의 논리식도 구할 수 있었다. 상대적으로 코드가 간단한 half, full adder와 달리 4bit

Non-Ai HUMAN
| 리포트 | 6페이지 | 1,000원 | 등록일 2021.06.21

다운로드 장바구니
논리회로설계실험 2주차 XNOR gate 설계

하여 구현한 gate가 잘 작동하는지 Test bench code를 이용하여 파형을 확인함으로써 검증할 수 있다.2) Theoretical Approach(이론)2.1 Truth ... 할 수 있다.3) Verilog Implementations(코드 실행)3.1) Dataflow Modeling첫번째로 Dataflow Modeling 방법을 이용해서 XNOR ... 1) Objective of the Experiment(실험 목적)이번 실험의 목적은 Truth table과 Boolean expression으로 나타내고 Verilog 코드

리포트 | 5페이지 | 3,000원 | 등록일 2023.09.11

다운로드 장바구니
논리회로설계실험 4주차 MUX 설계

의 modeling 방법과 skeleton code를 참고하여 구현하는 것이다. 이때 구현은 세가지 방법 중에서 교안에 나오지 않은 dataflow modeling과 gate-level ... 다.3) Verilog Implementations(코드 실행)교안에 이미 Behavioral modeling으로 구현되어 있기 때문에 이번 보고서에는 dataflow ... modeling과 gate-level modeling 이 두가지 방법만을 이용하여 구현한 코드를 기반으로 작성하였다.3.1) 4:1 MUX우선 Dataflow modeling을 이용하여 구현

리포트 | 8페이지 | 3,000원 | 등록일 2023.09.11

다운로드 장바구니
Vivado를 이용한 BCD to 7segment decoder의 구현 예비레포트

는다. 따라서 그 사이에 통역을 위한 코드가 필요한데, 이를 바로 이진화 십진코드(BCD, Binary-coded decimal)라고 부른다. 이진수 네 자리를 묶어 십진수 한 ... 통신기술용어해설[2] WIKIPEDIA, “Binary-coded decimal”[3] WIKIPEDIA, “Seven-segment display” ... Vivado를 이용한 BCD to 7segment decoder의 구현예비레포트1. 실험 제목1) Vivado를 이용한 BCD to 7segment decoder의 구현2. 실험

Non-Ai HUMAN
| 리포트 | 4페이지 | 1,000원 | 등록일 2022.08.26 | 수정일 2022.08.29

다운로드 장바구니
논리회로설계실험 7주차 Flip flop 설계

하여 구현하였다. 마지막으로 testbench code를 작성하여 직접 설계한 두가지의 flip flop이 정상적으로 작동하는지 Modelsim의 simulation을 이용하여 파형 ... 에 나와있기 때문에 교수님이 언급하신 대로 이론적 접근 부분은 생략하였다.3) Verilog Implementations(코드 실행)3.1) JK flip flop ... 는 오른쪽과 같다. 주어진 skeleton code에서 clk는 10ns 마다 1->0, 0->1로 변한다. JK flip flop은 SR flip flop에서 Input으로 (1

리포트 | 6페이지 | 3,000원 | 등록일 2023.09.11

다운로드 장바구니
논리회로설계실험 5주차 Encoder 설계

았다. 마지막으로 설계한 module을 testbench code를 이용하여 Modelsim의 simulation을 이용하여 wave를 확인하였다. Behavioral model ... 하는지 Testbench 코드를 직접 짜고, Modelsim의 simulation을 이용하여 출력 파형을 확인함으로써 4:2 priority encoder가 올바르게 작동하는지 검증하였다.2 ... = d + bc’3) Verilog Implementations(코드 실행)4:2 Priority Encoder를 behavioral modeling, dataflow

리포트 | 6페이지 | 3,000원 | 등록일 2023.09.11

다운로드 장바구니

이전10개12 3 4 5 6 7 8 9 10 다음10개

파워링크

신청하기