"testbench"의 검색결과 입니다.

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verilog 시계 verilog 자판기 FPGA 사칙연산 논리회로설계 vhdl vivado 컴퓨터

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"testbench" 검색결과 1-20 / 248건

자판기 베릴로그코드 테스트벤치(testbench) 포함 / Vending machine / Verilog code / 베릴로그코드 설명 결과보고서 포함 / ASIC 설계 / 논리회로 / 디지털 설계

(.docx)이 포함되어 있습니다.1500원 콜라 자판기의 경우 모델심 시뮬레이션에 필요한 testbench 코드 파일도 첨부되어 있습니다.

리포트 | 3페이지 | 2,500원 | 등록일 2020.10.17 | 수정일 2020.10.22

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[vhdl] RAM설계, testbench

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ram is port( CE,RD,WR : in std_logic; Address,In_data: in std_lo..

리포트 | 6페이지 | 1,500원 | 등록일 2008.06.14

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[vhdl]FSM설계, testbench포함

library ieee; use ieee.std_logic_1164.all; entity vend_ma is port(clk, reset, coin_in, coffee_sel, coffee_serve: in std_logic; ..

리포트 | 4페이지 | 1,000원 | 등록일 2008.06.14

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[vhdl] 7segment, testbench파일 포함

ibrary ieee;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity seg77 is port (CLK_4M,RSTB : in STD_LOGIC;..

리포트 | 4페이지 | 1,000원 | 등록일 2008.06.14

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[vhdl]halfadder, fulladder(behavior, structure), testbench포함

1. HalfAdderVHDL파일library ieee;use ieee.std_logic_1164.all;entity half_adder isport(in_x, in_y: in std_logic;out_s, out_c: out std_logic);end half_add..

리포트 | 8페이지 | 1,500원 | 등록일 2008.06.14

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[vhdl] D-flipflop설계, testbench파일 포함

library ieee; use ieee.std_logic_1164.all;entity D_FF is port(D, CLK : in bit; Q : out bit); end D_FF; architecture simple of D..

리포트 | 5페이지 | 1,000원 | 등록일 2008.06.14

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[vhdl] 비동기카운터, asynchronos counter, testbench

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter isport(clk,rst:in std_logic;q:buffer std_logic_vector(3 downto..

리포트 | 7페이지 | 1,500원 | 등록일 2008.06.14

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디지털시스템 실험(decoder, Binary to BCD converter), 2-to-4, 3-to-8 라인디코더+testbench포함

-BCD Converter, BCD-to-7segment를 설계한다.실험결과1. 2-to-4 코드와 testbench를 작성하였다.2. 2-to-4 코드를 simulation을 돌려서 ... 코드가 잘 작동하는지 확인하였다.3. 2-to-4 코드 모듈을 이용하여 3-to-8 코드를 작성하고 그에 맞는 Testbench를 작성하였다.4. 3-to-8 코드를 시뮬레이션 ... onverter 코드를 작성하였을 때 Modelsim에 실행을 해보면 변화가 하나도 없었는데 나중에 Testbench에 input을 reg[3:0]형태로 돼 있어서 해당 모듈

리포트 | 7페이지 | 2,000원 | 등록일 2014.11.03 | 수정일 2018.05.16

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숭실대학교 정통전 디지털공학실험 Quartus 프로젝트 입니다. quartus프로젝트파일, testbench, 보고서, 사진들 다 포함 만점짜리입니다 술자리 Up-Down게임

1. 동작설명이번 프로젝트로 술게임 중 하나인 Up-Down 게임을 만들어보았다. 기능으로는 벌칙 숫자를 정해놓고 숫자를 하나씩 입력하면서 7segment LED에 나오는 UP과 –- 표시를 보며 벌칙숫자에 접근한다. 벌칙숫자와 입력숫자가 같아진다면 7 segment ..

리포트 | 10페이지 | 2,000원 | 등록일 2014.10.12

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비교기 설계 (1bit 비교기, 4bit 비교기), testbench 파일 포함

library ieee; use ieee.std_logic_1164.all; entity onebit_comparator is port(A, B: in std_logic; EQ: out std_logic ..

리포트 | 5페이지 | 1,000원 | 등록일 2008.06.14

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고려대학교 디지털시스템실험 A+ 11주차 결과보고서

하는 Data Path 모듈을 설계 및 구현하고 검증한다.③실험결과1. Data Path 코드2. Data Path testbench토의이번 실험을 통해 컴퓨터가 폰 노이만 구조

리포트 | 5페이지 | 2,000원 | 등록일 2023.06.21

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논리회로설계실험 5주차 Encoder 설계

하는지 Testbench 코드를 직접 짜고, Modelsim의 simulation을 이용하여 출력 파형을 확인함으로써 4:2 priority encoder가 올바르게 작동하는지 검증하였다.2 ... 았다. 마지막으로 설계한 module을 testbench code를 이용하여 Modelsim의 simulation을 이용하여 wave를 확인하였다. Behavioral model ... 에 casex문을 사용하여 input값의 경우에 따라 output을 더욱 간결한 방식으로 코딩하는 방법에 대해 익힐 수 있었다. 또한 testbench code를 직접 짜면서 4:2

리포트 | 6페이지 | 3,000원 | 등록일 2023.09.11

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SK하이닉스 회로설계직 합격자소서

testbench 및 FPGA 보드의 시나리오 작성을 맡아 설계를 진행했습니다.검증은 두 단계로 진행했습니다. 첫 번째는 각각의 기능이 잘 수행하는지 확인하는 단계입니다 ... . Testbench를 통해 6개 기능의 검증을 진행했습니다. 이때 오작동이 없다면 FPGA의 검증을 거치며 기능 수행을 확인했습니다. 두 번째는 모든 경우의 수에서 동작하는지 검증

자기소개서 | 3페이지 | 3,000원 | 등록일 2024.02.11

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A+ 연세대학교 기초디지털실험 2주차 결과보고서 Basic of Verilog (2)

[실험 1] How to write a testbench그림 1과 같이 주어진 alu 모듈은 2-bit의 opcode와 8-bit의 수 A와 B를 입력 받은 후, 입력 ... 된 opcode 값에 따라 A와 B 값을 연산하여 8-bit의 결과값을 출력하는 모듈이다. 이러한 모듈이 정상적으로 작동하는지 확인하기 위해 우리는 testbench를 활용할 수 있 ... 다. Testbench에서는 모듈을 여러가지 상황에서 테스트해볼 수 있으며 이러한 테스트 모듈을 DUT(Design Under Test)라고 부른다. Testbench 모듈을 작성하는 방법

리포트 | 16페이지 | 1,000원 | 등록일 2025.02.19 | 수정일 2025.02.26

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논리회로실험(VHDL 및 FPGA실습) 이론 및 실험결과 레포트

begind y,z => z,s => s);------------------- 위부분은 testbench를 클릭하였을 때 나오는 기본값이며 소스파일에 넣은 선언들과 비슷하다.stim_proc: processbeginx

리포트 | 53페이지 | 8,000원 | 등록일 2022.01.25 | 수정일 2022.02.08

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FPGA기반 원전용 제어기 코드커버리지 개선 (Improving Code Coverage for the FPGA Based Nuclear Power Plant Controller)

한국전기전자학회 허형석, 오승록, 김규철

논문 | 8페이지 | 무료 | 등록일 2025.06.15 | 수정일 2025.06.17

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22장 결과보고서_Verilog HDL을 활용한 순차논리회로의 구현

, 컴파일 및 시뮬레이션 절차는20장의 내용을 참고하시오asynchronous preset 코드testbench 코드asynchronous preset 웨이브폼b) 1-a)의 결과 ... 에 비동기 clear 그능을 추가하고, 테스트벤치 파일을 수정한 후 ModelSim으로시뮬레이션하여 동작을 검증하시오.asynchronous clear 추가 코드testbench ... (동기화) 코드testbench 코드(유지)synchronous 웨이브폼preset과 clear을 clk와 동기화하였다.초기상태 : D=1, PRN=1, CLR=1, CLK=0 초기

리포트 | 7페이지 | 3,000원 | 등록일 2025.06.07

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab03(결과) / 2021년도(대면) / A+

) [실습 1] bit operators를 이용하여 2-input AND 게이트 설계Source codeTestbenchPin testbench 시뮬레이션 결과 설계한 AND Gate ... testbench 시뮬레이션 결과 설계한 AND Gate의 동작을 확인하는 모습 (위에서부터 차례로 입력 AB의 값이 00, 01, 10, 11)- 실험 결과: 입력은 A(Button SW1 ... odeTestbenchPin testbench 시뮬레이션 결과 설계한 AND Gate의 동작을 확인하는 모습 (위에서부터 차례로 입력 AB의 값이 00, 01, 10, 11)- 실험

리포트 | 19페이지 | 2,000원 | 등록일 2022.07.16

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab06(결과) / 2021년도(대면) / A+

) [실습 1] 4비트 병렬 데이터 저장/전송에 대하여 다음의 로직을 이용하여 실습하시오.Source codeTestbenchPin testbench 시뮬레이션 결과 설계한 4비트 ... .Source codeTestbenchPin testbench 시뮬레이션 결과 설계한 4비트 병렬 데이터 저장/전송 회로의 동작을 확인하는 모습- blocking 할당문이므로, 현재 할당문 ... 하고 이유를 논하시오.Source codeTestbenchPin testbench 시뮬레이션 결과 설계한 4비트 병렬 데이터 저장/전송 회로의 동작을 확인하는 모습- non

리포트 | 18페이지 | 2,000원 | 등록일 2022.07.16

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베릴로그(verilog) HDL 시계 프로젝트

Simulation Analysis2-7 Top Module2-8 Top Module Simulation Analysis3. Testbench3.1 Alarm Clock ... Module testbench3.2 Stopwatch Module testbench3.3 Clock Generator Module testbench3.4 Top Module ... testbench4. 결론 및 고찰1. 프로젝트 목적Verilog를 이용하여 Alarm clock, Stopwatch 기능이 탑재되어 있는 디지털 시계를 설계한다.2. 설계 및 분석2-1

리포트 | 17페이지 | 3,000원 | 등록일 2022.04.15 | 수정일 2024.04.08

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