(CLK2) 를 발생시킨다 . 디지털 시스템동기 계수기 (synchronous Counter) 아래의 그림에서와 같이 동기 계수기는 각 계수기 Cnt # 에 입력되는 클럭신 호 ... 된 상관없이 똑같이 우선순위 . Simulation 을 하면 첫 번째 줄의 쓰여진 동작 표현이나 마지막 줄에 쓰여진 동작표현이나 같은 시간에 simulation 될 수 있다 . 순차 ... ) Architecture ex of entiry is signal my_signal : std_logic_vector (3 DOWNTO 0); begin PROCESS