"logic2"의 검색결과 입니다.

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+[전자회로실험2]보고서3주차-Digi..등록일 2023.12.26 | 총 2,023자 | 8페이지 | 3,000원
+서강대학교 디지털논리회로실험_2 Di..등록일 2020.08.12 | 총 11,034자 | 21페이지 | 1,000원

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"logic2" 검색결과 1-20 / 6,868건

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뉴런 MOS 임계 게이트를 갖는 2중 패스-트랜지스터 논리를 이용한 논리 계이트 설계 (Design of Quaternary Logic gate Using Double Pass-transistor Logic with Neuron MOS Threshold gate)

다치 논리 패스 게이트는 다치 논리를 구성하기 위한 중요한 소자이다. 본 논문에서는, 뉴런 MOS(νMOS) 임계 게이트를 갖는 2중 패스-트랜지스터 논리를 이용하여 4치 MIN ... 게이트 속도를 향상 시켰다. 또한 대칭 배열과 2중 전송 특성을 갖는다. 임계 게이트는 νMOS 다운 리터럴 회로(DLC)로 구성 된다. 제안된 게이트는 다양한 다치 임계 전압 ... 을 실현할 수 있다. 본 논문에서, 회로는 3V의 전원 전압을 사용하였고 0.35um N-Well 2-poly 4-metal CMOS 공정의 파라메터를 사용하였으며 모든 모의 실험

논문 | 6페이지 | 무료 | 등록일 2025.03.13 | 수정일 2025.03.28

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기초실험1 Logic Gate 2 (인하대 기초실험)

있고 차이점은 Fan in과 Fan out 부분에서 다른 것을 알 수 있다. Nand Gate와 Nor Gate는 입력 2개가 묶여 있어 하나의 Not Gate에 비해 연결 가능한 핀 수가 줄어드는 것을 알 수 있다.

리포트 | 8페이지 | 1,000원 | 등록일 2022.03.08

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[전자회로실험2]보고서3주차-Digit Logic

[전자회로실험2]Digit Logic[실험목적]디지털 로직 게이트를 기초로 하여 의 동작을 이해한다 MOSFET의 동작을 이해한다.[실험이론]-Logic gate 특징 ... power application이나 digital logic에 많이 사용된다. BJT는 소자가격이 싼 대신에 열 안전성과 switching 속도가 낮다. 그러므로 전류구동소자인 ... 한다.R_1은V_DD전원을 고려하여 선정한다.실험기기직류전원2N7000 (n-MOSFET), BP170P (p-MOSFET))멀티미터가청주파수발진기오실로스코프실험결과-NAND GATE

리포트 | 8페이지 | 3,000원 | 등록일 2023.12.26

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LAPG-2: 가상 논리 분석기 및 패턴 생성기를 갖는 저비용 설계 검증 플랫폼 (LAPG-2: A Cost-Efficient Design Verification Platform with Virtual Logic Analyzer and Pattern Generator)

된 LAPG(Logic Analyzer and Pattern Generator)의 성능을 향상시키고, 더 많은 기능을 추가하였다. 따라서, LAPG-2는 기존 LAPG의 향상된 버전이 ... 본 논문에서는 FPGA 기반의 논리 회로를 에뮬레이션 하는 저비용 플랫폼인 LAPG-2의 구조 설계와 구현을 제안한다. 본 논문에서 제안한 에뮬레이션 플랫폼은 기존에 제안 ... 라고 할 수 있다. 본 논문에서 제안한 LAPG-2는 크게 FPGA 기반 하드웨어 엔진과 에뮬레이션을 구동하고 결과를 모니터링 할 수 있는 소프트웨어 부분으로 구성된다. 호스트 컴퓨터

논문 | 6페이지 | 무료 | 등록일 2025.03.01 | 수정일 2025.03.06

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서강대학교 디지털논리회로실험_2 Digital logic gate

디지털 논리회로 실험 결과 보고서2주차 Digital logic gate5조 20161510 윤수찬1. 실험제목 : Digital Logic gate2. 실험 목표- TTL ... 논리회로를 구현할 수 있다.그림 2.1은 이들의 진리표와 symbol들을 보여준다. AND와 OR logic의 출력에 inverter symbol을 추가하여 NAND와NOR ... gates를 정의하며 그림 2.2에 진리표와 symbol을 표시하였다.그림 SEQ 그림 \* ARABIC12)Transistor-transistor logic: TTLLogic

리포트 | 21페이지 | 1,000원 | 등록일 2020.08.12

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서강대학교 디지털논리회로실험 2주차 - Digital Logic Gate

하는데, 일반적인 TTL 소자의 경우 신호의 전압이 입력일 때는 2.0V, 출력일 때는 2.7V 이상이여야 logic level이 1로, 입력일 때 0.8V, 출력일 때는 0.5V ... TTL TTL은 이름 그대로 트랜지스터들을 조합해 만드는 논리 회로를 말한다. 이 TTL은 회로에 서 logic level을 입력 혹은 출력 신호와 GND 사이의 전압 차로 표현 ... 이하여야 logic level이 0으로 적용된다. 이런 식으로 logic level을 갖는 전압 조건을 입력과 출력이 다르게 정하는 이유는 gate의 출력값이 다른 gate

리포트 | 12페이지 | 1,500원 | 등록일 2024.08.17

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실험2 Logic gates-TTL gates와 드모르간의 법칙 결과보고서 A+ 레포트

1. 실험 목적 - DeMorgan의 법칙을 공부하고 이를 이용하여 boolean logic equation을 간단하게 하거나 개선한다. - TTL에서의 rising time ... , falling time 및 propagation delay를 측정한다.2. 결과 및 분석 (모든 실험에서 빵판의 빨간줄은 5V, 파란색은 ground에 연결

리포트 | 5페이지 | 2,000원 | 등록일 2023.11.15

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일본의 독도 영유권 주장의 모순성 연구‒‘죽도문제연구회, 함평중학교 독도동아리, 2찬네루’를 중심으로‒ (A Study on the Logical Contradiction of Japan’s claim to Dokdo)

함평중학교 독도동아리 학생들이 시마네현에 일본의 왜곡된 독도영유권 교육을 비판하는 편지를 보내었다. 죽도문제연구회의 시모조 마사오가 편지내용을 비판하는 사적인 의견을 2찬네루 ... ’에 게재했다. 2찬네루는 일본 우익성향의 네티즌이 활동하는 곳이었다. 이들은 독도가 일본영토라고 영유권을 날조하는 시모조를 독도연구의 제1인자라고 칭한다. 이들 우익성향의 일본네티즌 ... 2 Chanelu. 2 Chanelu was a place where netizens of Japanese right-wing tendency were active. They

논문 | 22페이지 | 무료 | 등록일 2025.04.12 | 수정일 2025.05.09

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지능형 홈네트워크에서 퍼지 논리 기반의 쿼럼 시스템을 적용한 P2P-SIP 구조의 설계 및 분석 (Design and Performance Analysis of P2P-SIP Structure Applied of Quorum System based on Fuzzy Logic in an Intelligent Home Network)

logic would be applied. In this paper we propose the P2P-SIP structure applied of quorumsystem based ... 다. 홈네트워크를 P2P-SIP(Peer to peer - Session Initiation Protocol) 구조로 구성한다면 서버로 집중되는 트래픽을 분산시켜 서버의 유지 보수 ... 으로 홈네트워크 시스템을 구축할 수 있는 퍼지(Fuzzy)논리 기반의 쿼럼(Quorum) 시스템을 적용한 P2P-SIP 구조를 제안하며 기존 구조와의 비교를 통해 매우 우수한 성능

논문 | 10페이지 | 무료 | 등록일 2025.04.19 | 수정일 2025.05.10

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Diode(직렬/병렬 연결, Logic) 결과보고서[인하대 기초실험2 전자과]

7주차 Diode(직렬/병렬 연결, Logic) 결과보고서전자공학과1. 실험 제목Diode(직렬/병렬 연결, Logic) 실습2. 실험 과정 + 실험 결과(예상, 실제)■ Lab ... 1. Dioide I-V Characteristics1) 회로 구현2) (R = (=)가 0.1~1V 되도록 0.1~1V 되도록 를 조절하고, 이 때 저항에 흐르는 전류 측정 ... )으로 나눠서 전류의 크기를 구했다. 실험 결과 Forward bias에서는 값이 증가함에 따라 값이 지수적으로 급격히 증가함을 알 수 있었다.◊ Lab 1-2)에서 = 2V부터 값

리포트 | 10페이지 | 1,000원 | 등록일 2022.08.27

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[전자전기컴퓨터설계실험2] A+ 서울시립대학교 전전설2 4주차 예비+결과(코드포함) Combinational_Logic_Design_1 Arithmetic_Logic and Comparator

다.2.4-bits Subtractor아래 그림은 예비보고서에서 설계했던 4비트 전감산기의 시뮬레이션 결과이다. 입력이 각각 4비트 이기 때문에 모든 경우의 수를 확인할 수 없 ... 보고서에서 정리한 감산기의 예상 결과표는 아래와 같고, 이를 바탕으로 실제 실험 결과와 비교한 표는 그 아래에 작성하였다.2.4-bits Subtractor 아래 표는 시뮬레이션

리포트 | 7페이지 | 2,000원 | 등록일 2021.03.26 | 수정일 2021.12.14

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A+학점인증 디지털시스템설계 과제2 보고서 Combinational Logics(코드, 설명 포함)

program of 74X381.2. Write a VHDL programs of 4-input, 4-input multiplexer and 4-output, 4-bit

리포트 | 8페이지 | 3,000원 | 등록일 2021.04.07

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기초전자회로및실험2 -ALUs(Arithmetic logic units)를 이용한 n-bit 계산기 설계

위한 출력 신호와 2 진수 6bit 값의 출력을 10 진수 값으로 바꾸어 FND 에 구현 ＂ ALUs(Arithmetic logic units) 를 이용한 n-bit 계산기 설계 ... 기의 회로를 만들고 구현한다 . 1. 입력 : DIP 스위치를 이용해 10 진수 입력 구현 2. 감가산기 : 감산기와 가산기의 차이와 유사성을 확인하고 두 개의 회로를 합쳐서 구현 ... 3. 곱셈기 ( 승산기 ) : 2 진수 곱셈 방식과 구현 4. 나눗셈기 ( 제산기 ) : 2 진수 나눗셈 방식과 구현 5. 출력 : 각각의 사칙연산의 결과값을 배타적으로 출력하기

리포트 | 15페이지 | 1,000원 | 등록일 2023.06.22 | 수정일 2023.06.25

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(완전 세세한 정리, 끝판왕) 시립대 전전설2 5주차 Lab05 예비 레포트 Combinational Logic 2, 전자전기컴퓨터설계실험2,

전자전기컴퓨터공학부 설계 및 실험2Pre La-05Combinational Logic 1실 험 날 짜학 번이 름목차1. 실험 목적 ... , Mux/Demux인 조합회로를 Verilog HDL 언어를 사용하여 설계 및 실험하고자 한다.2. 배경 이론조합논리 회로조합논리 회로는 입력에 의해 출력이 결정되는 회로 ... 회로이다.Encoder인코더는 부호기로 10진을 2진으로 바꾸는 역할을 한다. 즉, 외부에서 들어오는 임의의 신호를 부호화 된 신호(0과 1)로 변환한다. 다음은 4 to 2 인코

리포트 | 19페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24

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(완전 세세한 정리, 끝판왕) 시립대 전전설2 7주차 Lab07 결과 레포트 Sequential Logic 2, 전자전기컴퓨터설계실험2,

전자전기컴퓨터공학부 설계 및 실험2Post Lab-07Sequential Logic 2(Finite State Machine)실 험 날 짜학 번이 름목차1. 실험 결과 ... benchsimulation2) 응용과제0 또는 1이 랜덤하게 입력되는 상황에서 ‘1011’ 의 패턴이 발견 될 때마다 1을 출력하고 그 외에는 0을 출력하는 시스템을 Moore 머신으로 디자인 하시오.c ... lk = 1 kHz입력: 버튼 SW1, 2를 사용Button SW1을 누르면 bit 1 입력Button SW2를 누르면 bit 0 입력출력: LED1버튼입력은 실습 3에서 만든

리포트 | 13페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24

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(완전 세세한 정리, 끝판왕) 시립대 전전설2 7주차 Lab07 예비 레포트 Sequential Logic 2, 전자전기컴퓨터설계실험2,

전자전기컴퓨터공학부 설계 및 실험2Pre Lab-07Sequential Logic 2(Finite State Machine)실 험 날 짜학 번이 름목차1. 실험 목적 ... machine의 이해도를 높이고 동작을 확인해본다.2. 배경 이론1) Finite State Machine (FSM)FSM은 정해진 개수의 상태를 가지고, 상태의 천이를 통해 출력 ... 값을 결정하는 조합회로 블록이때 두가지의 종류Moore Machine 과 Mealy Machine가 있다.2) Moore Machine 과 Mealy Machine(1) Moore

리포트 | 13페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24

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(완전 세세한 정리, 끝판왕) 시립대 전전설2 5주차 Lab05 결과 레포트 Combinational Logic 2, 전자전기컴퓨터설계실험2,

전자전기컴퓨터공학부 설계 및 실험2Post Lab-05Combinational Logic 2실 험 날 짜학 번이 름목차1. 실험 결과 ... ) 2:4 Decoder1) case문을 사용하는 Behavioral Level modelingBehavioral Level modeling 이용한2:4 Decodertest ... benchsimulationpin2) combo box 작동결과00 – 000101 – 001010 – 010011 - 1000(2) 4:2 Encoder1) Gate primitive

리포트 | 22페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24

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서울시립대학교 전전설2 전자전기컴퓨터설계실험2 결과와 예비레포트 동시에 2주차 Lab02 Schematic Design with Logic Gates

전자전기컴퓨터공학부 설계 및 실험2Post Lab-02Schematic Designwith Logic Gates실 험 날 짜학 번이 름목차1. 실험 목적 ... . 실험 목적Verilog HDL 언어를 이용하여 디지털 회로를 디자인을 하기에 앞서 Schematic 설계를 수행한다. ISE의 여러 logic gate 및 도구들을 사용해 최종 ... 적으로 FPGA Device Configuration의 동작을 확인하는 것이 목적이다.2. 배경 이론1) Xilinx ISE란?Xilinx ISE는 FPGA를 설계하기 위한 tool이

리포트 | 28페이지 | 3,000원 | 등록일 2020.07.27 | 수정일 2020.09.16

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서강대학교 21년도 디지털논리회로실험 2주차 보고서 (A+자료) - Logic Gates, FPGA

디지털논리회로실험 2주차 실험 보고서목적- TTL logic gates의 동작 방법을 익히고, Logic level과 noise margins, fanout에 대해 이해한다. ... .이론2.1 Logic signals and gates디지털 논리 값은 0(low)와 1(high)가 있는데, 기본적인 함수 AND, OR, NOT, NAND, NOR를 이용 ... - Gates를 이용해 논리 함수를 최적화해본다.- Wired OR logic의 특성과 활용 방법에 대해 이해한다.- FPGA를 이용하여 간단한 논리 회로를 구현하고 동작을 확인해본다

리포트 | 20페이지 | 2,000원 | 등록일 2022.09.18

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(완전 세세한 정리, 끝판왕) 시립대 전전설2 4주차 Lab04 예비 레포트 Combinational Logic 1

전자전기컴퓨터공학부 설계 및 실험2Pre La-04Combinational Logic 1실 험 날 짜학 번이 름목차1. 실험 목적 ... 를 사용하여 Combinational Logic을 설계 및 실험한다.2. 배경 이론always 구문과 initial 구문의 차이점-always: 시뮬레이션 하는 동안 계속 동작한다. ... -initial: 최소 한번만 실행된다.테스트벤치 구문에서 20ns 주기로 1과 0을 토글링 하는 신호를 생성하는 코드2’s complement (2진 보수) 방식으로 -8 ~ 7

리포트 | 13페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24

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