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"latch up" 검색결과 1-20 / 164건

과도방사선에 의한 CMOS 소자 Latch-up 모델 연구 (A Study of CMOS Device Latch-up Model with Transient Radiation)

대한전기학회 정상훈, 이남호, 이민수, 조성익

논문 | 5페이지 | 무료 | 등록일 2025.05.23 | 수정일 2025.05.26

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Latch up in CMOS report

Latch up in CMOSREPORT1. IntroductionLatch up은 CMOS IC 소자의 적용에 있어서 오랫동안 문제를 가져왔다. Scaling down을 진행 ... 하며 IC가 작아짐에 따라 IC소자내의 transistor사이의 간격이 작아졌다. 이러한 좁은 간격에서 latch up은 잘 일어났고 소자가 파괴되는 일이 발생했다. Latch up ... 다.3. Latch up- Latch up이란Latch-up은 고전류, 저전압 상태로 주로 4층 P-N-P-N 구조에서 발생한다. CMOS에서 N-well 과 P-well이 조합

Non-Ai HUMAN
| 리포트 | 4페이지 | 1,000원 | 등록일 2022.02.21

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Latch-up을 방지한 고속 입출력 인터페이스용 새로운 구조의 NPLVTSCR ESD 보호회로 (The novel NPLVTSCR ESD ProtectionCircuit without Latch-up Phenomenon for High-Speed I/O Interface)

한국전기전자학회 구용서

논문 | 7페이지 | 무료 | 등록일 2025.06.16 | 수정일 2025.06.17

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반도체공정 레포트 - Latch up

(1) Latch-up 개념CMOS 기술을 바탕으로, Inverter 회로를 아래와 같이 PMOS와 NMOS를 직렬로 연결하여 설계한다. 이처럼 구성을 하는 이유는

Non-Ai HUMAN
| 리포트 | 11페이지 | 1,500원 | 등록일 2022.07.11 | 수정일 2024.06.19

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반도체 공정 레포트 - latch up (학점 A 레포트)

Latch-up effect in CMOS목차Latch-up 이란해결방안Latch-up 이란Latch-up 현상을 알아보기 전에 CMOS에 대해 알아보면 CMOS는 PMOS ... 는 on-resistor가 매우 작아야 한다. 이러한 현상이 CMOS 내부에서도 일어나는데 이를 Latch-up 현상이라고 한다.[사진1] CMOS 구조[사진2] 사이리스터 구조자세 ... 하게 설명하면 Latch-up은 CMOS에서 발생할 수 있는 고유의 자기파괴 현상으로 CMOS회로에서 발생할 수 있는 가장 큰 문제 중의 하나이다. 어떤 특정한 조건에 의해 전원단

Non-Ai HUMAN
| 리포트 | 7페이지 | 2,000원 | 등록일 2022.12.29

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Trench 식각각도에 따른 Super Juction MOSFET의 래치 업 특성에 관한 연구 (Study on Latch Up Characteristics of Super Junction MOSFET According to Trench Etch Angle)

한국전기전자재료학회 정헌석, 강이구

논문 | 4페이지 | 무료 | 등록일 2025.06.08 | 수정일 2025.06.10

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파워 클램프용 래치-업 면역 특성을 갖는 SCR 기반 ESD 보호회로 (The SCR-based ESD Protection Circuit with High Latch-up Immunity for Power Clamp)

한국전기전자학회 최용남, 한정우, 남종호, 곽재창, 구용서

논문 | 6페이지 | 무료 | 등록일 2025.03.13 | 수정일 2025.03.28

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래치-업 면역과 높은 감내 특성을 가지는 LIGBT 기반 ESD 보호회로에 대한 연구 (Analysis of the LIGBT-based ESD Protection Circuit with Latch-up Immunity and High Robustness)

한국전기전자재료학회 곽재창

논문 | 4페이지 | 무료 | 등록일 2025.06.08 | 수정일 2025.06.10

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높은 홀딩 전압으로 인한 래치업 면역을 갖는 양방향구조의 ESD 보호회로에 관한 연구 (A Study on ESD Protection Circuit with Bidirectional Structure with Latch-up Immunity due to High Holding Voltage)

한국전기전자학회 정장한, 도경일, 진승후, 고경진, 구용서

논문 | 5페이지 | 무료 | 등록일 2025.03.13 | 수정일 2025.03.28

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latch-up에 관한 자료

Latch-up조 상 현Latch-upCMOS 회로의 기생 성분에 의해서 생기는 p-n-p-n 구조에서 VDD와 GND사이에 SCR(silicon controlled ... transistor에 의해 발생Latch-up 발생 회로Latch-up 발생 회로의 단면inoutLatch-up 발생 회로 모델pnp bipolar transistor와 npn bipolar ... 적으로 같아지는 현상이 발생 Substrate current Hot-carrier electron에 의한 substrate current에 의해서 발생하면 latch-up

Non-Ai HUMAN
| 리포트 | 11페이지 | 1,000원 | 등록일 2010.10.26

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[latch up]Well formation in cmos

RetroGrade WELL -. CMOS WELL Technology Issues -. LATCH-UP -. ISOLATION Technology -. Process Flow of ... -. Body Effect -. Hotelectron effect*.Body Effect(Sub에 역전압을 걸었을때 Vt가 변화는 현상LATCH-UP-. The CMOSFET ... -. Lateral direction for NMOSFET RegionLatch Up CMOS 구조에서 외부의 전압, 변동이나, 전기적 잡음 또는 ionizing radiation

Non-Ai HUMAN
| 리포트 | 19페이지 | 2,000원 | 등록일 2005.12.11

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서강대학교 디지털논리회로실험 6주차 결과보고서

1. 실험목적1) Flip-flop의 종류를 파악하고 각각의 동작원리를 이해한다.SR-, D-, JK- flip-flopsSet up time과 hold time에 대해 이해 ... 회로)는 그 출력이 현재 입력 뿐만 아니라 이전 상태들의 영향을 받는 논리회로를 의미한다. Latch와 flip-flop은 순차논리회로 설계의 기본이 되는 function block ... 들이다. Flip-flop은 한 clock신호에 따라 입력상태가 sample이 되어 출력의 상태를 변화시킨다. Latch는 모든 입력 신호변화에 대해 clock과 관계없이 출력

Non-Ai HUMAN
| 리포트 | 12페이지 | 1,000원 | 등록일 2021.10.02

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판매자 표지

Semiconductor Device and Design - 6,

. Operation Principle of FET(NMOS, PMOS) 3. Latch-up Effect 4. Solution method of Latch-up Effect1. FET(NMOS ... . Latch-up effect In CMOS technology, there are a number of intrinsic bipolar junction transistors ... a system failure that can only be resolved by power-down.3. Latch-up effect Equivalent circuit of

리포트 | 16페이지 | 2,000원 | 등록일 2023.06.22

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고전압 어플리케이션을 위한 높은 홀딩전압 및 양방향 특성을 갖는 STACK 기술을 적용한 ESD 보호회로에 관한 연구 (A Study on ESD Protection Circuits using STACK Technology with High Holding Voltage and Bi-directional Characteristics for High Voltage Applications)

대한전자공학회 정승구, 권상욱, 이정민, 백승환, 구용서

논문 | 5페이지 | 무료 | 등록일 2025.03.13 | 수정일 2025.03.28

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Parallel NPN BJT로 인한 높은 홀딩 전압을 갖는SCR 기반 양방향 ESD 보호 소자에 관한 연구 (A study on SCR-based bidirectional ESD protection device with high holding voltage due to parallel NPN BJT)

한국전기전자학회 정장한, 우제욱, 구용서

논문 | 6페이지 | 무료 | 등록일 2025.03.13 | 수정일 2025.03.28

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Self-Biasing 효과로 높은 홀딩 전압을 갖는 SCR 기반 양방향 ESD 보호 소자에 관한 연구 (A Study on SCR-based Dual Directional ESD Protection Device with High Holding Voltage by Self-Biasing Effect)

한국전기전자학회 정장한, 정승구, 구용서

논문 | 5페이지 | 무료 | 등록일 2025.03.13 | 수정일 2025.03.28

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높은 홀딩전압을 갖는 사이리스터 기반 새로운 구조의 ESD 보호소자 (The novel SCR-based ESD Protection Device with High Holding Voltage)

한국전기전자학회 원종일, 구용서

논문 | 7페이지 | 무료 | 등록일 2025.03.13 | 수정일 2025.03.28

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낮은 순방향 전압 강하와 높은 래치-업 특성을 갖는 이중-에미터 구조의 LIGBT에 관한 분석 (Analysis of the dual-emitter LIGBT with low forward voltage loss and high lacth-up characteristics)

한국전기전자학회 정진우, 이병석, 박상조, 구용서

논문 | 7페이지 | 무료 | 등록일 2025.03.13 | 수정일 2025.03.28

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개선된 온-저항 및 홀딩 전압을 갖는 저전압급 ESD 보호소자에 관한 연구 (Study on Low-Voltage ESD Protection Device with Improved On-Resistance and Holding Voltage)

한국전기전자학회 정준모, 이주영

논문 | 5페이지 | 무료 | 등록일 2025.03.13 | 수정일 2025.03.28

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과도방사선 검출을 위한 핵폭발 검출기 제작 및 검증 (A Nuclear Event Detectors Fabrication and Verification for Detection of a Transient Radiation)

대한전기학회 정상훈, 이승민, 이남호, 김하철, 조성익

논문 | 4페이지 | 무료 | 등록일 2025.05.23 | 수정일 2025.05.26

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