Post-lab Report전자전기컴퓨터설계실험Ⅱ7주차. Sequential Logic Design, Flip-Flop, Register and SIPO실험 날짜2016. 10 ... 가 입력된 뒤, Output을 내보내기까지 약 10ns의 Delay가 발생한다. Timing Simulation의 결과에서도 clk의 positive edge가 검출될 때 ... 으로 초기화한다. 추가적인 조건으로 button switch를 누르고 있는 경우와 cnt 변수가 0일 경우를 AND하여, 두 조건을 모두 만족할 때만 shift algorithm
onvertCPUMemoryconvertInputOutput(10진)(2진)(10진)? Algorithm Software로 구현 = Simulator(S/W + H/W)로 구현 ... Circuit : 시간소자(순차회로)time축Flip-Flop(Counter Memory)? 진리표 (Truth Table)입력출력ABY000010100111A, B 는 변수명!!A=0 ... 으로 모든 것을 표현 할 수 있다는 논리2009. 9. 14 (월)? Flip-Flop → gate로 구현ⅰ. 시간 소자ⅱ. 순차회로ⅲ. 1bit 기억소자ⅳ. 4가지 (SR, D