시립대 전전설2 Velilog 예비리포트 4주차

목차

1. 실험 목적
2. 배경 이론
3. 실험 장비
4. 실험 전 과제
5. 실험 전 응용 과제 Preview
6. 참고문헌

본문내용

1. 실험 목적
- Xilinx ISE 프로그램에서 Verilog를 이용하여 연산회로를 설계하고 프로그래밍 해본다.

2. 배경 이론
- 연산회로
(1) 덧셈 : 2진수의 덧셈은 10진수의 덧셈과 하는 방법이 같다.
(2) 곱셈 : 2진수의 곱셈은 10진수의 곱셈과 하는 방법이 같다.
(3) 나눗셈 : 2진수의 나눗셈은 10진수의 나눗셈과 하는 방법이 같다.

2) 연산회로 종류
(1) 반가산기 : 두 개의 입력 비트(A, B)를 더하여 합(S)과 자리 올림 수(C)를 산출하는 논리 회로.

(2) 전가산기 : 두 개의 입력 비트와 자리올림의 입력비트(Carry IN : Ci)를 합하여 합과 자리올림(Carry out : Co)을 출력시키는 논리 회로(반가산기의 입력에 자리 올림 입력 비트를 추가시킨 회로).

(3) 4비트 가산기 : 전가산기가 1비트의 값을 더한 가산기라면, 멀티 비트 가산기(Multi-Bit Adder)인 4비트 가산기를 설계하여 보자.

(4) 감산기 : 두 개의 input이 A와 B일 때, A-B는 A+(-B)와 같다. 즉, XOR게이트를 아래 그림과 같이 이용하여 가산기에서 사용한 자리올림의 입력비트 Cin을 1로 넣어주면 B의 값은 B’이 되어 결국 A-B를 수행하게 된다.

4. 실험 전 과제
1) 반가산기
(1) 프로젝트 생성, 로직 설계 및 컴파일
코드해석 : always 구문을 사용하기 위해 out인 s, c를 reg를 설정해주었다. Reg는 always 문을 사용하기 위해선 꼭 필요하다. 그 이유는모든 단자는 기본적으로 wire의 속성을 가진다. 이 때 출력 단자의 값을 유지하기 위해서는, 출력 단자, 즉 output 포트는 wire가 아닌 reg로 선언되어야 하기 때문이다. 후에 always 문을 적었고 논리연산자를 사용하여 코드를 작성하였다. a = b 일때 sum이 0이 나오고 그렇지 않을 때 sum 은 1이 나온다.

참고 자료

전전설 교안
유투브 동영상
https://www.youtube.com/watch?v=y0Q0ERSP24A
https://www.youtube.com/watch?v=s-X0hMH2uu0
http://zeroway2.com.ne.kr/digital/04/0402/02/040202.html (감산기)
http://www.google.co.kr/url?sa=t&rct=j&q=&esrc=s&source=web&cd=8&ved=0CDkQFjAH&url=http%3A%2F%2Fcfile8.uf.tistor
y.com%2Fattach%2F12045A2E4CB55A1D87D492&ei=EAktVM_EN5LY8gX5-IDYDA&usg=AFQjCNFW5ZaKCI8eL0w3PWcTu5PFPq1MYA&sig2=yLJ4bLo8EQ4CvYbtL6JcFw&b
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