제목 인코더 설계 실습 목적 및 배경 인코더는 2^n개의 입력을 받아서 인코딩된n개의 출력을 발생시킨다. 일반적인 인코더의 문제점은 8개의 입력에서 2개 이상의 입력이 ‘1’로 되었을 때 가각에 해당하는 인코딩 결과를 모두 출력된다는 것이다. 따라서 이번 실습에서는 두..
제목 BCD 가산기 설계 실습 목적 BCD는 디지털에서 사용하는 2진 코드를 이용해 10진수를 표현한 값이다. 일상생활에서는 10진수를 사용하지만 디지털 연산은 2진수를 기반으로 하므로, 디지털 연산에 의한 결과는 10진수로 변환되어야 한다. 이 실습에서는 BCD로 입..
디지털시스템설계 Mu0 Processor 프로젝트 Introduction 본 프로젝트는 Verilog-HDL언어를 이용하여 간단한 프로세서의 형태인 MU0 processor를 설계하고, 16bit-memory를 설계하여 특정한 task를 수행할 수 있도록 하는 것이 목..
제목 클럭 분주회로 설계 실습 목적 많은 디지털 회로에서 클럭을 분주하여 사용한다. 클럭을 분주하는 방법은 다양하지만, 이번 실습에서는 순차논리회로에 의해 상태를 정의하고 일정한 조건에 의해 상태가 천이되도록 클럭 분주회로를 설계함으로써 순차논리회로를 설계하는 절차를 ..
제목 병렬-직렬 변환회로 설계 실습 목적 레지스터는 데이터를 저장하기 위해 사용되는 기억장치다. 레지스터의 종류는 다양하며, 시프트 레지스터는 클럭이 입력될 때마다 저장된 데이터를 1비트씩 이동시킨다. 따라서 병렬 입력을 갖는 시프트 레지스터를 이용하면, 병렬로 입력된..
제목 동기식 BCD 카운터 설계 실습 목적 동기식 카운터는 순차논리회로에서 예제로 가장 많이 사용된다. 일상샐활에서는 10진수를 주로 사용하므로, 이 실습에서는 10진수를 2진수로 표현하는 BCD 카운터를 설계한다. BCD 카운터는 0에서 9까지 카운트하므로 앞에서 설..
제목 Carry look ahead 가산기 실습 목적 Carry look ahead 가산기는 캐리의 전파 지연을 없앰으로써 리플 가산기보다 덧셈 결과가 빨리 나올 수 있게 한다. 이번 실습에서는 전파 지연이 없는 Carry look ahead 가산기를 설계해 덧셈 결과..
제목 전감산기 설계 실습 목적 전감산기는 한 자리 이진수 뺄셈 시, 전가산기에서 더한 결과 캐리가 발생하는 것과 반대로 아랫자리에서 발생하는 빌림수를 고려해야 한다. 그리고 감사한 결과와 위에서 빌린 수를 나타내야 한다. 전감산기 설계 과정을 통해 조합논리회로를 Ver..
1.시뮬레이션 분석 및 설명 (출력을 16bit로 사용하여 스크린샷을 했을 시 일반 화면 크기를 넘어가는 점이 생겼으며, 10진수의 계산 값이 정확한지 보여드리고자 10진수 시뮬레이션결과도 첨부하였습니다.)이번 시뮬레이션 목표는 adder로 74+98을 계산하는 것이 ..
실제 디지털 회로에서 각 논리게이트에 해당하는 연산자를 베릴로그로 나타내고 출력값을 LED를 통해 확인하는 과정으로 이루어진다. ... 고찰 Half adder와 Full adder의 기본 원리와 initial문과 always문에 대해 알아보고 이를 베릴로그 언어로 나타내고 FPGA보드로 확인하는 실험이다. ... Half adder와 Full adder를 베릴로그 언어로 나타내고 각 모듈을 시물레이션 하고 출력값을 확인한 후 Full adder 모듈을 기반으로 4bit Full adder를
과 목 : 논리회로설계실험 과 제 명 : 4bit FullAdder & subtractor 학 과 : 전자전기공학부 과 목 : 논리회로설계실험 과 제 명 : 4bit FullAdder & subtractor 학 과 : 전자전기공학부 1.목적(Purpose) 이번실습에서..
11주차 결과 레포트 - 8-bit Register & 8-bit Shift Register - 과목명 HDL응용설계 담당교수 제출일 전공 학번 이름 Module 코드 및 testbench 코드 Module 코드 8-bit Register D_FF 하위 모듈 8-bit..
Flip-flop 회로 1. 실험 목적 가. 계수기는 입력되는 클럭의 수를 세는 디지털 회로이다. 계수기를 구성하는 회로는 flip-flop인데, N개의 flip-flop을 사용하면 N-bit의 계수기를 구성할 수 있다. 2. 실험 이론 및 원리 가. 플립플롭(Flip..
* 실험 목적1.TTL과 LED 소자를 이용한 논리회로를 이해할 수 있다.2.여러 논리회로(OR, XOR, AND, HA, FA)에 대한 설계와 실험을 할 수 있다.[2] fan out 정의: 한 게이트의 출력이 여러 게이트의 입력과 연결될 때, 정상적인 조건에서 작동..
실험 내용1.EquipmentHBE-Combo-II-SEISE Project Navigator (Xilinx)2.ProcessesAdd a new source for implementation: ‘Verilog Module’.Program the module and S..
Non-blocking assignment가 연산이 동시에 진행되어 사실상 1clk 전의 상태를 이용한 연산이라는 점을 활용한다. Asynchronous input을 synchronous inverting하면 연산이 진행되기까지 시간차가 생기는데, 이를 non-bloc..
3. 고찰 : SR 래치의 기본동작 방식은 S(Set)과 R(Reset) 그리고 상태유지이다. 시뮬레이션에서 볼 수 있듯이 S, R 모두 0 일 때는 그전 Q 상태를 유지하고 S=1 , R=0 일 때는 SET상태로 Q에 1을 입력하며 S=0, R=1 일 때는 RESET..
실험 목적1.ISE의 여러 logic gate symbol을 직관적으로 이용하는 Schematic 설계를 익힌다.2.FPGA Device Configuration을 해보고, Verilog HDL을 이용한 설계를 익힐 준비를 마친다.배경 이론 및 사전 조사 실험 전에 조..
