"논리회로설계실험"의 검색결과 입니다.

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"논리회로설계실험" 검색결과 121-140 / 2,275건

논리회로 설계실험 농구전광판

었다. BASKETBALL_DATA모듈을 설계하는 것은 단순히 데이터를 조작하는 것이므로 그다지 어렵지 않았다. 하지만 문제가 되는 것은 스위치를 눌렀을 때였다. 스위치를 분명히 한번 ... 을 검색한 결과 이 현상이 채터링 현상임을 알 수 있었다.?채터링전자 회로 내의 스위치나 계전기의 접점이 붙거나 떨어질 때 기계적인 진동에 의해 실제로는 매우 짧은 시간 안에 접점이 붙 ... 었다가 떨어지는 것을 반복하는 현상. 이는 회로에 나쁜 영향을 끼치므로 제거해야 한다.다시 말해서 스위치를 누르고 땔 때 스위치가 바로 떨어지는 것이 아니라 순간 적으로 여러 번

리포트 | 24페이지 | 2,000원 | 등록일 2009.07.10

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논리회로 설계실험 shift register

Shift register 설계1. Introduction1)Flip-Flop에 대해 이해한다.2)VHDL 언어를 통해 shift register를 설계 할 수 있다.3)s ... 의 값에 따라 회로가 본격적으로 동작하게 된다.enable 이 L이면 Q는 이전 값을 유지하게 되고, H이면 mode의 값에 따라 그리고 dir의 값에 따라 shift의 종류와 s ... 는 port. clock과 동기로 작동한다.dir : shift direction을 표시해주는 port.mode: 회로 동작의 mode를 결정 해주는 port.pi: 4비트 데이터 입력

리포트 | 9페이지 | 1,000원 | 등록일 2009.07.10

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논리회로설계실험 D-FF , 8bit Register 설계

1)D-FF 설계 library IEEE;use IEEE.std_logic_1164.all;entity dff isport( d, clk : in std_logic;sim:/tb

리포트 | 4페이지 | 3,000원 | 등록일 2010.12.22

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논리 회로 설계 및 실험 디지털 시계 기말과제

논리 회로 설계 및 실험기말 과제[Digital Watch]INDEXSession1. (Introduction)The name of this project (과제 이름)Why ... 들 활용해 나의 기량을 향상 시킬 수 있을 것이라고 생각 하였다.카운터를 이용해 설계할 수 있는 가장 기본이자 대표적인 순차논리회로의 하나이다. 기말과제의 목표에 적당한 것 같 ... 많2 로 황당하게 카운트회로를 설계 할 때 다이오드를 사용하였던 이유는 일반적으로 정류용으로 사용하기 위한 이였다. 그래서 시 부분에도 다이오드 4개를 이용하여 나름 데로 정류

리포트 | 15페이지 | 1,000원 | 등록일 2010.10.19

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[논리회로실험설계] 한 자리 십진수 가산기

.3-1번] 15 [1111] + 4 [0100] = 19[1 1001] => BCD 코드 [1 1001]7) 회로 뒷면6. 결과 및 고찰마지막으로 논리 회로 실험에서 하는 프로젝트 ... 목차1. 설계 문제2. 세부 설계 내용3. 사용하는 기자재4. 시뮬레이션5. 회로 구현 결과6. 결과 및 고찰1. 설계 문제6조 텀 프로젝트 설계설계2: 한 자리 십진수 가산기 ... (필요부품, AND, OR, NOT, 4-bit adder 2개)조건: 8421 코드 사용, Carry-in 고려, 합이 9보다 큰 경우만 고려→논리회로교재(Marcovitz)계산

리포트 | 14페이지 | 2,000원 | 등록일 2011.07.14

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논리회로실험 - 제 4장 12가지의 연산을 수행하는 ALU를 설계 결과보고서

과 목 : 논리회로설계과 제 명 : 결과보고서 4담당교수 : 김종태학 과 : 전기전자공학부학 년 : 3학 번 :이 름 :제 출 일 : 2013 / 4 / 171 ... . Introduction지금까지의 실험은 하나의 산술연산이나 논리연산만 계산하는 코드를 구성했다. 이번 실험은 state를 받아서 여러 가지 산술연산과 논리연산, 시프트연산을 할 수 있는 코드 ... 도록 하자. 곱셈기는 원래 10진법으로 바꿔서 계산을 한 다음 2진법으로 바꾸는데 2진법끼리 곱셈을 하는 곱셈기를 설계해보도록 하겠다.2. Design(1)어떠한 회로를 설계할 것인가 1

리포트 | 16페이지 | 1,000원 | 등록일 2014.08.15

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논리회로실험 부울대수 및 조합논리회로 설계.hwp

◆ 제목실험 3. 부울대수 및 조합논리회로 설계◆ 목적(1) 부울대수의 공리 및 정리들을 공부한다.(2) 조합논리회로 설계방법을 공부한다.◆ 이론1. 부울 대수의 기본 정의 ... 다. 즉, 부울 대수의 모든 가설과 정리를 설명하는 관계식은 항상 쌍으로 되어 있어서 어떤 관계식이 성립하면 반드시 그 이원적인 형태의 식도 성립한다.2. 조합 논리 회로 설계 ... 서 논리 게이트들은 입력으로부터 신호를 받아 디지털 시스템에 맞는 신호를 생성해서 출력으로 내보내는 역할을 한다. 따라서 이러한 역할을 하는 조합 논리 회로를 효과적으로 설계하는 과정을 살펴보면 다음과 같다.

리포트 | 3페이지 | 1,000원 | 등록일 2008.09.19

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11_1학기_논리회로설계실험 프로젝트 결과보고서

하려고 한다. 이를 위 해서 플레이어간 밸런스를 잘 맞추고 다양한 변수를 게임 내에 갖출 것이다.세 번째로 논리회로 설계 때 배운 내용들 내에서 설계하고자 하였다.결론 적으로 보 ... VHDL Project 브루마블 설계9조2011. 6. 14차 례1. 서론가. 프로젝트 수행 동기 및 목표 ... ······················································ 32. Blue marble 설계 계획가. Blue marble이란

리포트 | 52페이지 | 3,000원 | 등록일 2011.08.10

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논리회로설계실험 OR gate 코드와 Half Adder 코드

1.HDL 코드전가산기를 구성하기 위해 필요했던 이전시간에 작성했던 OR gate 코드와 Half Adder 코드 도 첨가했습니다.※OR GATElibrary IEEE;use IEEE.std_logic_1164.all;entity or_gate is port(a : i..

리포트 | 5페이지 | 3,000원 | 등록일 2010.12.22

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vhdl을 이용한 4비트 가감산기 설계(논리회로설계실험)

1. PurposeFull Adder 4개를 직렬로 연결하여 4-bit 감가산기를 설계한다. 설계를 통하여 감가산기 입력에 따른 출력 특성을 이해할 수 있다.2. Problem ... Statement4비트 감가산기를 설계하기 위해서 먼저 전가산기를 설계할 수 있어야 한다. 전가산기 설계 후 아래 그림과 같이 4개를 직렬로 연결하고, 모드입력 M에 따라 가산 ... /감산 모드를 결정해야 한다. (M : 0 -> s = x + y, M : 1 -> s = x - y)4비트 감가산기를 설계하기 이전에 전가산기를 설계하였다. 자일링스

리포트 | 9페이지 | 2,000원 | 등록일 2009.11.12

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디지털논리회로실험 예비리포트 3. 부울대수 및 조합논리회로설계

디지털논리회로 실험 자필 예비리포트3. 부울대수 및 조합논리회로설계다운 받아보시면 아시겠지만모든 예비리포트가 10점 만점에 10점 또는 11점(가산 1점 포함)짜리입니다.

리포트 | 3페이지 | 1,000원 | 등록일 2009.11.08

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논리회로설계실험 프로젝트 - vhdl을 이용한 ATM기 설계

ATM기 설계(Final-term Team Project)1. Purpose학기 수업 중 배웠던 VHDL의 이론을 바탕으로 프로그램을 구현한다. 입, 출력이 있는 VHDL프로그램 ... 의 특성을 활용해서 일상생활에서 널리, 유용하게 사용되고 있는 ATM(Automatic Teller Machine)을 설계한다.2. Problem statement① ... Describe what is the problem.ATM기로 한 은행만 거래하는 것이 아니기에 여러 금융기관(우리은행, 신한은행, 농협 등등)의 서비스를 제공하는 ATM기를 설계해아 한다

리포트 | 20페이지 | 3,000원 | 등록일 2009.06.24

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[디지털논리회로실험]텀프로젝트 - Finite state machine과 counter를 이용한 메시지 전송기 설계(FPGA)

, Johnson counter등이 있고, 10진수로 변환하여 표시한다. 실험과정1. 회로의 작동순서(FSM)2. 설계 전체 회로3. 사용 세부 회로 ... 실험목적- 한 학기 동안 직접 실습하며 배운 내용들을 모두 총합하여 하나의 결과물로 완성 시킬 수 있다. 배경이론1) FSM(FInite State Machine)-FSM은 유한 ... . 2) Counter-반복해서 일어나는 현상의 수를 세는 장치이다. Flip-flop 회로로 구성한 2진 counter나 n진 counter, ring counter

리포트 | 17페이지 | 2,000원 | 등록일 2014.05.06 | 수정일 2014.06.29

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디지털도어락(digital door lock)설계-논리회로설계실험

Digital Door Lock중간고사 대체 Project 과제 : Digital Door Lock 설계1. 프로그램 설명흔히 전자키로 쓰이는 digital door lock ... 을 간단하게 설계해 보았다. 비밀번호를 변경하는 기능과 문을 여는 기능 두 가지를 수행할 수 있다.먼저 비밀번호는 ‘*’과 ‘#’을 제외한 6가지 숫자로만 설정할 수 있다. 이 비밀 ... 에 잘못된 비밀번호를 누르거나, 비밀 번호 변경 시 * 또는 # 버튼을 잘못 누른다거나 할 때 값이 ‘1’로 변하는 std_logic형 output값이다. 실제 모델 설계 시

리포트 | 16페이지 | 4,000원 | 등록일 2009.10.23 | 수정일 2015.11.04

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논리회로실험 - 제 3장 4bit Carry Lookahead Adder를 이용한 가산기 설계 결과 보고서

과 목 : 논리회로설계과 제 명 : 결과보고서 3담당교수 : 김종태학 과 : 전기전자공학부학 년 : 3학 번 :이 름 :제 출 일 : 2013 / 4 / 101 ... 가 제대로 되었는지 확인해본다.2. Design(1)어떠한 회로를 설계할 것인가-4bit Carry Lookahead Adder1)우리가 오늘 설계할 가산기이다. 크게 세 가지 ... 번에 모든 비트를 계산하는 방법을 설계해보도록 한다. 4bit Carry Lookahead Adder를 이용하여 가산기를 설계해 본다. 설계한 후 이론값과 결과값을 비교하여 설계

리포트 | 17페이지 | 1,000원 | 등록일 2014.08.15

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논리회로실험 - 제 7장 3비트 updown counter로 binary와 gray 코드로 설계 결과보고서

과 목 : 논리회로설계과 제 명 : 결과보고서 7담당교수 : 김종태학 과 : 전기전자공학부학 년 : 3학 번 :이 름 :제 출 일 : 2013 / 5 / 221 ... . IntroductionVDHL의 순차 논리 회로 설계에서 Mealy machine과 Moor machine을 이해하고 이를 3비트 up/down counter로 binary와 gray 코드 ... 로 설계한다.2. Design(1)어떠한 회로를 설계할 것인가 1)1)FSMFSM이란 Finite state machine의 약자로 일정한 천이 가능한 상태 내에서만 동작하는 순차 논리

리포트 | 20페이지 | 1,000원 | 등록일 2014.08.15

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논리회로설계실험 1bit 비교기, 4bits 비교기

는 회로.1비트 비교기는 두 입력이 같으면 ‘1’을 출력하고, 다르면 ‘0’을 출력하는 회로.library ieee; use ieee.std_logic_1164.all;entity

리포트 | 4페이지 | 3,000원 | 등록일 2010.12.22

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[보고서+소스코드]아주대 논리회로실험 기말프로젝트 VHDL 신호등 설계(Traffic Lights) 보고서

들을 설계할 것이다. 예를 들면 주어진 소스중 지연시간이 필요할 경우 들어오는 Clock을 카운팅 함으로써 원하는 시간 동안 지연을 가능하게 하는 Clock Counter 소스

리포트 | 30페이지 | 3,800원 | 등록일 2014.10.04 | 수정일 2017.08.03

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[논리회로설계실험]논리회로설계실험 제 10장 Multiplexer와 Demultiplexer

회로3. 사용 기자재 및 부품?논리실험기 (Digital Logic Lab. Unit)ㆍ7408 (4조 2입력 AND Gate)ㆍ7432 (4조 2입력 OR Gate)ㆍ7404 ... 의 출력이 선택되어지므로 데이터 선택기(Data Salsctor)라고도 한다.간단한 멀티플렉서의 예로써 2×1 Line Multiplexer의 블록도, 진리표 및 논리회로는 [그림 10 ... -1]과 같다.[그림 10-1] 2×1 멀티플렉서⒜ 블록도⒝ 진리표InputOutputABCY00*************10010011110101111⒞논리회로2.1 디멀티플렉서

리포트 | 5페이지 | 2,000원 | 등록일 2005.04.09

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[논리회로설계실험]논리회로설계실험 제 9장 Encoder와 Decoder

는 [그림 9-3]과 같고, 논리회로는 [그림 9-4]와 같다.[그림 9-4] 10진 to BCD Decoder 논리회로3. 사용 기자재 및 부품?논리실험기 (Digital Logic ... 고, 논리회로는 [그림 9-2]와 같다.[그림 9-1] 10진 to BCD Encoder⒜ 블록도10진 to BCD EncoderInputOutput10진수BCD CodeABCD000 ... *************0011401005010160110701118100091001⒝ 진리표[그림 9-2] 10진 to BCD Encoder 논리회로⑵ 디코더(Decoder

리포트 | 8페이지 | 2,000원 | 등록일 2005.04.09

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