"phase-locked loop"의 검색결과 입니다.

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중앙대학교 실습6 PLL 위상제어루프 cis phase locked loop 아날로그 matlab Lock in

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"phase-locked loop" 검색결과 81-100 / 183건

2단 DC-DC 컨버터로 구성된 배터리 에너지저장용 계통연계형 전력변환장치 (Grid-tied Power Conditioning System for Battery Energy Storage Composed of 2-stage DC-DC converter)

대한전기학회 박아련, 김도현, 김경태, 한병문, 이준영

논문 | 9페이지 | 무료 | 등록일 2025.04.09 | 수정일 2025.05.08

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무인 잠수정의 제어 성능 비교 연구 (Performance Comparison of Control Design for Unmanned Underwater Vehicle)

한국해양공학회 주성현, 양선제, 국태용, 박종구, 김용석, 고낙용, 문용선

논문 | 7페이지 | 무료 | 등록일 2025.06.27 | 수정일 2025.07.04

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통신공학실습 예비레포트 - 실험08-FM Modulation and Demodulation

그림 \* ARABIC 5 - LM565 DatasheetLM565는 Phase Locked Loops를 포함한 FM Demodulator이다. Input Signal을 2번 ... 그림 \* ARABIC 7 - FM Modulation Block DiagramIntegrator는 Message Signal을 적분하는 장치이다. 그리고 Phase ... Pre-Lab Report- Title: Lab#08_FM Modulation and Demodulation -담당 교수담당 조교실 험 일학 번이 름목 차 TOC \o "1-3

리포트 | 15페이지 | 2,000원 | 등록일 2021.04.04

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AFE 방식 3상 PWM 정류기의 직류 출력파형 개선에 관한 연구

해양환경안전학회 전현민, 윤경국, 김종수

논문 | 7페이지 | 4,000원 | 등록일 2023.04.05 | 수정일 2023.04.06

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(A+/이론/예상결과/고찰) 아주대 통신실험 예비보고서5

(Phase Locked Loop)기본적으로 PLL회로는 입력된 주파수와 같은 주파수로 VCO 발진하는 회로이다. 그 회로의 (A)점에 분주기(주파수를 1/n으로 하는 것)를 넣으면 VCO ... (Frequency-division- multiplexing, FDM)는 통신 매체에서 이용 가능한 총 대역폭을 겹치지 않는 일련의 주파수하부 대역으로 분리시킨 뒤, 분리된 대역 ... 다. 우리나라의 FM 스테레오 방송은 CCIR(현재의 ITU-R) 권고 방식인 파일럿 톤 방식을 채용하고 있다. 즉, 좌측 신호와 우측 신호를 합 신호(L＋R)와 차 신호(L－R)로 나누

리포트 | 8페이지 | 1,500원 | 등록일 2021.10.24

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[A+] 암생화학 정리본 4편 판매합니다.

factor receptors② monitors of genome integrity - DNA mutation, damage 있는지 확인③ TGF-β receptors ... , 영양분 충분?)? ①~⑤ 고려해 cell cycle 진행 여부 결정? cell cycle clock? TSC1; TSC1 mTORC1 → cell growth? TSC1 ... mutation ; cell growth 조절 x ? 세포가 과도하게 커짐- 문제 생기면, tuberous scleorsis (결정성 경화증)cf>: Akt TSC1 mTORC1? Akt

시험자료 | 52페이지 | 6,000원 | 등록일 2021.07.14 | 수정일 2021.10.11

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현대사회와 신소재 기말과제 A+

신호 처리 회로 IC 신호 발생 회로 IC PLL(Phase-Locked Loop : 위상 동기 ) 회로 반도체회로 응용 로봇회로 로봇을 제작하기 위해서는 우선 그 로봇이 무슨 목적 ... 기 어려워졌다 . 즉 , 스마트폰은 이미 우리의 삶에 깊게 침투해 있는 것이다 . 반도체의 필요성-경제적 반도체는 대한민국의 대표 수출 상품이다 . 크게 보면 시스템 반도체와 메모리 반도체 ... 반도체의 필요성 , 관련 기술 및 시장의 현재 상황 반도체의 필요성-기술적 전자산업의 ‘쌀’이라 불리는 반도체는 3 차 산업혁명을 이끈 가장 큰 원동력 가운데 하나다 . 이재용

리포트 | 13페이지 | 3,000원 | 등록일 2023.02.14

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모성간호학 실습 케이스 case study 자궁근종 사례보고서

, Lymphocytes 수치 감소되어 있어 post op 상태로 출혈 있는거 알 수 있음.3. 진단적 검사검사명검사결과임상적 의의CT Abdomen 2-phase pre+A+Pc.i : huge ... : Leiowith V-lock vicryl-O. The uterine body was removed by electric mocellator from pelvic cavity.6. 투여 ... CASE STUDY- Leiomyoma -목 차Ⅰ. 서론1. 사례연구 필요성Ⅱ. 본론1. 문헌고찰2. 자료수집3. 간호사정4. 간호과정Ⅲ. 결론1. 소감 및 느낀점Ⅳ. 참고문헌Ⅰ

리포트 | 12페이지 | 2,500원 | 등록일 2022.02.16

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위상 고정 루프 회로(Phase Locked Loop, PLL) 예비보고서

위상 고정 루프 회로(Phase Locked Loop, PLL)예비보고서1. 실험 목적본 실험을 통해VCO(Voltage-Controlled Oscillator)의 동작을 확인 ... 기 등2.2 위상고정루프 (PLL, Phase Locked Loop)1)정의위상 고정 루프 (PLL)는 한 회로 기판이 온보드 클럭의 위상을 외부 타이밍 신호와 동기화 할 수 있 ... , fmax를 확인하라.3.2 Capture CIS에서 CD4046 내의 Phase Comparator 1을 사용하여 다음과 같이 회로를 구성하고 출력을 확인하여라.4. 실험기자재 및 부품4.1 사용기기- 직류 전원- 함수발생기- 디지털 멀티미터

리포트 | 4페이지 | 1,000원 | 등록일 2020.07.27

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아날로그및디지털회로설계실습 실습6(위상 제어 루프(PLL))예비보고서

한 위상 제어 루프 회로를 구성하여 주파수 동기화(Phase Locking) 원리를 이해한다.6-2. 실습 준비물부품저항 100Ω, 1/2W, 5%3개저항 1㏀, 1/2W, 5%2개 ... 한다. 이때 본인이 중요하다고 생각하는 단의 파형을 관찰하고 제시한다.위와 같이 회로도를 구성하였다.PLL 의 경우 VCO, Phase Detector, Loop Filter 순 ... 한다.Loop Filter는 LPF 의 역할을 한다. 따라서 고주파 성분을 없애고, 저주파 성분만 남아있게하는 역할을 한다.이와 같은 이유로 6-3-4에서 Loop Filter

리포트 | 11페이지 | 1,000원 | 등록일 2020.09.24

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중앙대학교 실험 예비 보고서 (PLL)

과목명담당 교수학과학번실습일예비 보고서 5.1. 실습목적-위상 제어 루프 회로의 이론을 학습하고 간단한 위상 제어 루프 회로를 구성하여 주파수 동기화(Phase Locking ... ^{3}따라서V _{c}가{V _{DD}} over {2}2일 때 VCO의 Gain = 6kHz/V7-3-6 위상제어루프의 Loop Filter(A) Loop Filter의 c ... 경우-> R또는 C의 값이 작아져서 Loop Filter의 출력 변화가 커진다-cutoff frequency(1/2πRC)가 낮아질 경우-> R또는 C의 값이 커져서 Loop Filter의 출력 변화가 줄어든다.

리포트 | 8페이지 | 1,000원 | 등록일 2020.01.13

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아날로그 및 디지털 회로 설계 실습-예비보고서-6.위상 제어 루프 (PLL)

화 (Phase Locking) 원리를 이해한다.6-2. 실습 준비물저항 100Ω 3개저항 1kΩ 2개저항 5.1kΩ 1개저항 10kΩ 2개저항 20kΩ 3개커패시터 10nF 1개 ... }} over {2}2일 때 VCO의 이득은 6kHz/V으로 계산할 수 있다.6-3-6 위상제어 루프의 Loop Filter(A) Loop Filter의 cutoff frequency ... 아날로그 및 디지털회로설계 실습설계실습 계획서6. 위상 제어 루프 (PLL)6-1. 목적위상 제어 루프 회로의 이론을 학습하고 간단한 위상 제어 루프 회로를 구성하여 주파수 동기

리포트 | 6페이지 | 1,000원 | 등록일 2018.10.30

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아날로그 및 디지털 회로 설계 실습 7. 위상 제어 루프(PLL)

예비보고서실습 7.위상 제어 루프(PLL)7-1. 목적위상 제어 루프 회로의 이론을 학습하고 간단한 위상 제어 루프 회로를 구성하여 주파수 동기화 (Phase Locking ... 다. 따라서V _{c}가 VDD/2일 때 VCO의 이득은 6kHz/V이다.7-3-6 위상제어 루프의 Loop Filter(A) Loop Filter의 cutoff frequency (1 ... ) 원리를 이해한다.7-2. 실습 준비물Resister 100Ω 3개Resister 1kΩ 2개Resister 5.1kΩ 1개Resister 10kΩ 3개Resister 20kΩ 3개

리포트 | 6페이지 | 1,000원 | 등록일 2018.03.21

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서강대학교 디지털회로설계 과제 Full custom desgin

제어를 철저히 하게 된다.두 번째로, analog layout 이 있다. 이는 높은 성능 또는 아날로그 회로 디자인을 위해 설계되며 이것은 phase-locked loops(PLLs ... Design 스타일에는 여러 가지가 있다. 그 중 Full custom-design 방식과 semi-custom design, FPGA를 알아 볼 것이다.1. Full c ... ustom designfull-custom design은 표준화된 cell library를 사용하지 않고 모든 회로를 설계자가 디자인 한다. 설계자가 직접 만들어 낸 것이므로 우수한 성능

리포트 | 6페이지 | 1,000원 | 등록일 2020.08.12 | 수정일 2020.08.26

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PLL 발표자료

PLL 전략개발 PLL(Phase Locked Loop ) PLL 의 용도 PLL 블록도 VCO P/D 기준주파수 펄스-전압 변환 (CP LOOP FILTER) CDCM7005 ... 차례 Phase Locked Loop 은 위상 고정 루프 이다. 즉, 출력의 신호 주파수를 항상 일정하게 유지하도록 구성된 주파수 feed back 회로이다 . 무선 혹은 유선 ... 하여 차이에 따른 펄스 출력 5. C/P : P/D 에서 나온 펄스폭에 비례하는 전류를 펄스 부호에 따라 전류를 밀거나 당긴다 . 이과정에서 전류이득이 존재하고 이 값은 LOCK TIME

리포트 | 20페이지 | 3,500원 | 등록일 2015.12.06

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통신실험 결과 14

have the same phase relationship?- 항상 같지는 않다.when is the costas loop mixer output signal inverted with ... unmodulated TTL BPSK Signal and the VCO output signal when the VCO is locked.- unmodulated TTL BPSK가 좀 더 ... vaies the carrier frequency. Does the VCO output signal remain locked onto the BPSK Signal?- 주파수가 커져 더

리포트 | 13페이지 | 1,000원 | 등록일 2014.12.05

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[통신 시스템] 매틀랩을 이용한 PLL 설계 보고서

1. Introduction우리 조는 FM demodulation 방법 중 PLL(Phase Locked Loop)에 대해 설계를 할 것입니다. 설계하기 전에 PLL의 개념에 대 ... 가 바로 PLL입니다.2. Theory그림 ) PLLPLL(Phase Locked Loop)위상 고정 루프라는 의미의 회로입니다. PLL은 우수한 성능은 물론이고 경제적인 집적 회로 ... 다음과 같이 선언한다.4. PLL(Phase Locked Loop)그림 ) 전체 PLL 블록다이어그램cleardelta_f=input('Δf를 입력세요.(Hz) : ');loop

리포트 | 11페이지 | 3,500원 | 등록일 2013.07.11 | 수정일 2013.11.10

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Pre 10주차-통신공학설계, FM PM

도 사용할 수 있다. PM의 경우 변위가 메시지에 비례하기 때문에 가 입력에 대해서 메시지 신호의 미분에 비례한다. Phase-locked Loop의 원리에 대하여 조사할 것 ... . Phase Locked Loop. 위상고정루프는 말 그대로 어떤 루프를 사용해서 위상을 고정시켜주는 역할을 하는 회로를 뜻한다. PLL이 흔들리는 VCO 출력주파수를 잡기 위해서 아래 ... 한다. 의 형태로 복조를 수행하며 f=0에서의 특성은 아래 그림과 같다. Phase Locked Loop. 위상고정루프는 말 그대로 어떤 루프를 사용해서 위상을 고정시켜주는 역할

리포트 | 6페이지 | 2,000원 | 등록일 2014.03.06 | 수정일 2025.04.11

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STM32 부팅루틴 분석 (SystemInit())

Speen External PLL : Phase-Locked Loop SetSysClock () PLL CLK Setting PLL CLK 을 Main CLK 으로 변경 Flash ... CLK 만 움직이고 있으므로 HSION 으로 설정되어야 한다 . HSION : Internal high-speed clock enable ( 1 : Enable, 0 ... : Disable) RCC- CFGR = 0x00000000; Clock Configuration Register SW : System clock switch 00 : HSI Selection

리포트 | 18페이지 | 2,000원 | 등록일 2016.03.07 | 수정일 2016.09.29

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서강대학교 고급전자회로실험 9주차 예비보고서

실험8 . PLL (Phase Locked Loop) 실험(예비)분반학번이름조담당교수제출일자2012.10.301. 이론정리1. Oscillator (발진기)발진기란 원하는 주파수 ... 어내는 회로가 PLL(Phase Locked Loop)이다. [1]2. PLL의 각 블록의 역할① VCO (Voltage Controlled Oscillator)입력전압에 따라 ... 의 Control Voltage 입력에 넣는다.[1][2]4. Lock 범위와 캡처 범위Lock 범위(lock range) BL은 VCO가 출력시킬 수 있는 주파수 범위이며, BL=fmax

리포트 | 2페이지 | 1,000원 | 등록일 2013.04.12

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