"phase locked loop"의 검색결과 입니다.

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cis PLL 위상 제어 루프 아날로그 phase locked loop 중앙대학교 실습6 루프 deducting

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"phase locked loop" 검색결과 61-80 / 213건

주파수 변동시 불평형 전압에 강인한 DSC-PLL 설계 연구 (The Design of Robust DSC-PLL under Distorted Grid Voltage Contained Unbalance on Frequency Variation)

대한전기학회 이재도, 차한주

논문 | 8페이지 | 무료 | 등록일 2025.06.30 | 수정일 2025.07.05

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Current Modulator를 이용하여 유효커패시턴스를 크게 하는 위상고정루프 (Increased Effective Capacitance with Current Modulator in PLL)

대한전자공학회 김혜진, 최영식

논문 | 6페이지 | 무료 | 등록일 2025.03.16 | 수정일 2025.03.28

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0.13-μm RFCMOS 공정 기반 54-GHz 주입 동기 주파수 분주기 (A 54-GHz Injection-Locked Frequency Divider Based on 0.13-μm RFCMOS Technology)

한국전자파학회 서효기, 윤종원, 이재성

논문 | 6페이지 | 무료 | 등록일 2025.05.14 | 수정일 2025.05.21

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아날로그 및 디지털 회로 설계실습 예비보고서 6주차

되게 된다.Phase Locked Loops의 기본 3가지 요소는 1. 위상 검출기 2. 루프 필터 3. 가변 발진기이다.위상 검출기는 발진기의 입력과 출력 파형의 위상을 비교하여 그 ... 6-1. 실습목적위상 제어 루프 회로의 이론을 학습하고 간단한 위상 제어 루프 회로를 구성하여 주파수 동기화(Phase Locking) 원리를 이해한다.6-3. 설계실습

리포트 | 13페이지 | 1,000원 | 등록일 2024.07.09

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PLL 예비보고서

실험 제목: Phase locked Loop실험에 관련된 이론사용 TI 보드 - Analog System Lab Kit PRO(Texas instrument)해당 ASLK PRO ... 은 그러한 점을 감안한 블록도이다.Feedback loop에 Divider를 추가하여 noise 없는 저주파 상태에서 Phase Detect를 하는 것이다.실험회로 및 시뮬레이션 결과 ... 도와 아래 실험회로 사진을 비교하면 (PD)는 PhaseDetector, (LPF)은 Phase to DC Convertor로 볼 수 있다. 나머지 두 박스는 전 실험에서의 VCO

리포트 | 4페이지 | 1,000원 | 등록일 2022.05.01

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새로운 능동형 고역률 다이오드 정류기시스템 (A New High Power Factor Correction Diode Rectifier System)

전력전자학회 김현정, 최세완, 원충연, 김규식

논문 | 8페이지 | 무료 | 등록일 2025.04.24 | 수정일 2025.05.14

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아날로그및디지털설계실습 예비보고서 6주차

루프를 이해하여 요약, 설명하고 실제 사용되는 분야에 대해서 서술한다.위상 제어 루프(Phase Locked Loops)는 전압제어 발진기(VCO)의 출력 위상을 입력 신호의 위상 ... 동기화(Phase Locking) 원리를 이해한다.1-2. 실습 준비물부품저항 100kΩ, 1/2W, 5%3개저항 1kΩ, 1/2W, 5%2개저항 5.1kΩ, 1/2W, 5%1개저항 ... 신호의 위상에 고정하게 되면 출력 주파수는 입력 신호의 주파수로 고정되게 된다. PLL의 기본 3가지 요소는 위상 검출기(Phase Detector), 루프 필터(Loop

리포트 | 12페이지 | 1,000원 | 등록일 2025.07.26

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A+ 중앙대 아날로그및디지털회로설계실습 족보 시험자료, 02 03 04 05 06 07 08 09 10

]✅ 전압제어 발진기✅ 적분기 회로둘 다 모두 선형적인 식이 나오게 되고 기울기는 저항들에 의해서 결정되게 된다.[실습 06]✅ 위상 제어 루프 (Phase Locked Loop ... )phase detector-> 입력과 출력 파형의 차이를 출력함.충전 방전하면서 위와 같은 빨간색의 output이 나오게 된다.✅ 위상 제어 루프 (Phase Locked Loop

시험자료 | 16페이지 | 2,000원 | 등록일 2024.03.13 | 수정일 2024.03.20

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중앙대학교 아날로그및디지털회로설계실습 설계실습 6. 위상 제어 루프(PLL) A+ 예비보고서

하고 실제 사용되는 분야에 대하여 서술한다. 위상 제어 루프 (Phase Locked Loops)란 전압제어 발진기의 출력 위상을 입력신호의 위상과 비교하여 두 입력 위상차로 전압제어 ... 발진기를 제어하는 피드백 시스템이다. 그리고 PLL은 위상 검출기 (Phase Detector), 루프 필터 (Loop Filter), 가변 발진기 (Voltage ... Controlled Oscillator) 총 기본 3개 요소를 갖게 된다.먼저, 위상 검출기 (Phase Detector)은 발진기의 입력과 출력 파형의 위상을 비교하여 그 차이에 해당하는 파형

리포트 | 11페이지 | 1,000원 | 등록일 2022.09.15

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An Integer-N PLL Frequency Synthesizer Design for The 900MHz UHF RFID Application (An Integer-N PLL Frequency Synthesizer Design for The 900MHz UHF RFID Application)

한국전자통신학회 김신웅, 김영식

논문 | 6페이지 | 무료 | 등록일 2025.06.20 | 수정일 2025.06.27

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비접촉 전력전송방식을 이용한 엘리베이터 카 보조 전원시스템 (Elevator's Car Auxiliary Power System using the Contactless Power Transmission Method)

한국조명.전기설비학회 임응규, 노성찬, 김수홍, 김지민, 김윤호

논문 | 5페이지 | 무료 | 등록일 2025.07.12 | 수정일 2025.07.19

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소형 다대역 저잡음 주파수 합성기 설계에 관한 연구 (A Study on Low Noise Frequency Synthesizer Design with Compact Size for Multi-Band)

한국군사과학기술학회 김태영, 한종훈

논문 | 8페이지 | 무료 | 등록일 2025.04.08 | 수정일 2025.05.08

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[A+] 중앙대 아날로그 및 디지털 회로설계실습 위상제어루프(PLL) 예비보고서

ynchronization)가 필요하다. 바로 이렇게 주기적 신호의 위상을 원하는 대로, 고정시켜주기 위해 만들어진 회로가 과 같은 위상 제어 루프 (Phase Locked Loop ... :PLL)이다.아래 와 같이 위상 제어 루프(Phase Locked Loop)는 기본적으로 세 가지 요소로 그 역할이 나뉘어진다.< 그림 2. Phase Locked Loop:PLL ... 의 이론을 학습하고 간단한 위상 제어 루프 회로를 구성하여 주파수 동기화(Phase Locking) 원리를 이해한다.7-2. 실습 준비물부품저항 100 Ω, 1/2W, 5%3개저항 1

리포트 | 17페이지 | 1,500원 | 등록일 2021.09.01

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아날로그및디지털회로설계실습 7주차 위상제어루프

아날로그 및 디지털회로 설계실습예비 REPORT7. 위상 제어 루프 (Phase Locked Loops)분 반교 수 명실험 날짜제출 날짜조학 번이 름요약 : 위상 제어 루프 회로 ... 의 이론을 학습하고 간단한 위상 제어 루프 회로를 구성하여 주파수 동기화 (Phase Locking) 원리를 이해한다.1. 서론위상 제어 루프 회로의 이론을 학습하고 간단한 위상 ... 제어 루프 회로를 구성하여 주파수 동기화 (Phase Locking) 원리를 이해한다.2. 실험결과1-3-1 위상제어루프의 용도이론부의 위상 제어 루프를 이해하여 요약, 설명

리포트 | 9페이지 | 1,000원 | 등록일 2021.12.15

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KU-BAND 저 위상잡음 주파수 합성기 설계에 관한 연구 (A Study on Low Phase Noise Frequency Synthesizer Design for Ku-Band)

한국군사과학기술학회 김태영

논문 | 8페이지 | 무료 | 등록일 2025.06.30 | 수정일 2025.07.05

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샘플-홀드 커패시터와 전압제어발진기 신호에 동작하는 피드포워드 루프필터를 가진 단방향 전하펌프를 가진 위상고정루프 (A PLL with an Unipolar Charge Pump and a Loop Filter consisting of Sample-Hold Capacitor and FVCO-sampled Feedforward Filter)

한국정보전자통신기술학회 한대현

논문 | 7페이지 | 무료 | 등록일 2025.04.09 | 수정일 2025.05.08

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[아날로그 및 디지털 회로 설계실습] 예비보고서6

동기화 (Phase Locking) 원리를 이해한다.2. 실습 준비물부품저항 100 Ω , 1/2 W, 5%3 개저항 1 kΩ , 1/2 W, 5%2 개저항 5.1 kΩ , 1/2 ... Phase detector2. 루프 필터 Loop filter3. VCO1. 위상 검출기 Phase detector발진기의 입력과 출력 파형의 위상을 비교하여 그 차이에 해당 ... 하는 파형을 출력한다.본 실험에서는 XOR gate를 이용하여 위상 검출기를 제작하였다.2. 루프 필터 Loop filter위상 검출기에서 검출된 신호는 저항과 커패시터로 구성된 Low

리포트 | 12페이지 | 1,500원 | 등록일 2022.09.14

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[A+][예비레포트] 중앙대 아날로그 및 디지털 회로 설계실습 6. 위상 제어 루프기(PLL)

신호의 위상과 비교하여 두 입력의 위상 차이를 가지고 전압제어 발진기를 제어하는 피드백 시스템이다.위상제어루프 (Phase Locked Loop)는 위상 검출기(Phase ... 실습 6. 위상 제어 루프기(PLL)실습목적위상 제어 루프 회로의 이론을 학습하고 간단한 위상 제어 루프 회로를 구성하여 주파수 동기화 (Phase Locking) 원리를 이해 ... Detector), 루프 필터(Loop Filter), 가변 발진기(Voltage Controlled Osillator)의 3개의 기본 요소로 이루어진다.위상 검출기는 발진기의 입력

리포트 | 9페이지 | 1,000원 | 등록일 2022.04.08

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PLL 결과보고서

실험 제목: PLL(Phase locked Loop) 회로요약문이번 실험은 PLL 회로를 구성하고 입력신호의 주파수를 조절해가면서 PLL 회로의 정상작동범위(Capture ... Range 와 Lock Range)를 찾아 표에 기록하여 두개의 범위를 비교하는 것입니다.실험결과로는 non-running frequency는 52kHz, Capture Range ... = 46.3kHz ~ 56.8kHz, Lock Range = 44.5kHz ~ 60.7kHz로 측정되었습니다. 이론에 맞게 Lock Range가 Capture range 보다 큰

리포트 | 3페이지 | 1,000원 | 등록일 2022.05.01

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65nm CMOS 공정을 이용한 전압제어발진기와 고속 4분주기의 설계 (A Design of Voltage Controlled Oscillator and High Speed 1/4 Frequency Divider using 65nm CMOS Process)

대한전자공학회 이종석, 문용

논문 | 8페이지 | 무료 | 등록일 2025.05.14 | 수정일 2025.05.21

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