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"verilog ram" 검색결과 41-47 / 47건

  • 자료 표지
    종합설계 최종 보고서
    Array)4) FPGA(Field Programmable Gate Array)(1) FPGA란?(2) FPGA의 구조 및 종류가. Static RAM technology ... 로 구분General Architecture가. Static RAM technology? RAM 구조는 로직을 구성하고 연결하는 정보를 SRAM 형태의 메모리에 저장해서 원 ... 하는 로직 의사소통, 협동심 향상.- LCD를 이용한 다양한 정보 전달 및 운전자 주의력 향상7) 종합 설계 추진 계획(1) 소프트웨어 설계- Verilog HDL 이해.
    리포트 | 26페이지 | 3,500원 | 등록일 2009.07.20
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  • 자료 표지
    디지털 시스템 설계 - UART 를 이용한 FPGA의 LCD 구동
    _bit를 이용하여 데이터를 serial 하게 다시 전송한다. 그리고 이 데이터는 dual speed ram에 저장된 후 이를 FPGA로 다시 전송하여 LCD 창에 뜨도록 만든다. 이 ... controller의 control을 담당하는 부분으로 dual ram의 동작과 lcd_dis에서 data를 출력하는 등의 기본적인 control 부분을 담당한다. 우리가 고려 ... 를 전달하는 과정을 담당한다. 그리고 우리가 위에서 언급한 ram을 이용하여 전체적인 LCD controller module을 구성한다. 이 부분은 대부분 조교님들께서 먼저 설계
    리포트 | 13페이지 | 3,000원 | 등록일 2009.09.01
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  • 자료 표지
    컴퓨터 구조 및 설계 홍릉 과학 출판 CD부록 Glossary
    word constructed by taking the initial letters of string of words.For example: RAM is an acronym for ... Random Access Memory, and CPU is an acronym for Central Processing Unit.각 단어의 첫 글자만 따서 만든 단어예를 들어 RAM ... 처럼 언제든지 페이지에 접근하기 위해 사용했던 집합 필드.regIn Verilog, a register.Verilog에서 레지스터.register file 레지스터 파일A s
    리포트 | 43페이지 | 1,000원 | 등록일 2006.09.20
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  • 자료 표지
    Multi Cycle MIPS 프로세서 설계
    하며, 설계 과정 중 필요한 툴의 사용법을 익힌다. 이 프로젝트의 핵심 내용은 다음과 같다.- Verilog HDL 언어의 습득- Quartus II Tool 의 사용법 습득 ... - FPGA 환경에서의 디지털 로직 설계 개념 이해 및 설계된 로직의 합성 과 검증 과정 확인- 범용 32 비트 RISC Machine에 대한 이해2. Verilog 소스 코드/*----- ... enable //output we_alu_out;reg we_alu_out;// Data Memory (RAM) write enable //output mem_write;reg mem
    리포트 | 32페이지 | 3,000원 | 등록일 2006.10.29
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  • 자료 표지
    [컴퓨터구조]Quartus를 이용한 32bit Ripple Carry Adder (RCA) 설계
    :< 목차 >----------------------------------------------------------------1. 프로젝트 소개프로젝트 내용Verilog-HDL ... 에 설계한 알고리즘내용에 대한 소개2. Verilog 소스 코드3. 기능레벨 시뮬레이션 및 타이밍 시뮬레이션 파형4. Floor Plan5. FPGA 합성 결과 및 리포트 파일6 ... . 프로젝트 후기1. 프로젝트 소개(1) 프로젝트 내용Verilog HDL 언어로 되어 있는 샘플 코드를 채워 32bit RCA를 완성한다기능 레벨 시뮬레이션 (Functional s
    리포트 | 13페이지 | 1,000원 | 등록일 2004.12.02
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  • 자료 표지
    [컴퓨터 구조 및 언어][Quartus 2,max]Verilog HDL 이용한 32Bit Arithmetic Logic Unit(ALU)설계(mips)와 분석
    ("Verilog HDL"32Bit Arithmetic Logic Unit(ALU) 설계하기 )담 당학 과학 번성 명제출일32Bit Arithmetic Logic Unit(ALU ... ) 설계하기1.Verilog-HDL 코딩//32Bit ALU는 기본ALU_unit 31개와 최상위에서 overflow를 detection하는 31번째ALU_unit31////1개 ... ( 0 % ) ;; Total RAM block bits ; 0 / 32,768 ( 0 % ) ;; FastRow interconnects ; 0 / 120 ( 0
    리포트 | 40페이지 | 2,000원 | 등록일 2005.10.05
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  • 자료 표지
    DRAM SCHEDULER의 효율성 실험 설계
    는 조금 후에 output으로 데이터가 나오게 됩니다.[6]■ 제안 작품 소개그림 4-1 Verilog상에서 구현을 하였으며 DDR2RAM의 Open-row policy를 기반 ... ■ 요약이 보고서는 Verilog를 이용한 DDR2 DRAM 컨트롤러와 memory access 순서를 바꾸어서 DRAM의 성능을 향상시키는 scheduler의 구현에 대해 다루 ... 와 Scheduler를 Verilog를 이용하여 설계하였습니다. 두 종류의 비교할 수 있는 코드를 구현하였는데, 하나는 기본적인 프로토콜만 만족하는 First in First out(FIFO
    논문 | 13페이지 | 3,000원 | 등록일 2014.04.18
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