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디집적 아날로그 Encoder Decoder 결과 집적회로공정 에지트리거 ttl nand 논리 디지털공학실험 반도체 pest 분석 중앙대 Decoder 결과
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"3D V-NAND" 검색결과 361-380 / 480건

  • 자료 표지
    부울대수의 정리(예비)
    과 같이 각 소자의 입력단자와 출력 단자를 단선으로 결선한다.④ 전원을 ON하고 표 2-3에 주어진대로 각 입력단자에 0[V] (또는 논리 0 레벨)와 5[V] (또는 논리 1 레벨 ... 법칙그림 SEQ 그림 \* ARABIC 6 흡수 법칙그림 SEQ 그림 \* ARABIC 7 부정의 법칙3. 실험 방법1) 실험 1 : AND-AND 게이트와 OR-OR 게이트그림 ... 순서대로 실험을 진행한다.② 논리회로 실험장치 또는 브레드보드에 IC를 부착하고 (그림 1-1과 그림 1-2, 제1장 참조), 단선을 사용하여 14번 핀에 +5[V] 전원을 연결
    Non-Ai HUMAN
    | 리포트 | 11페이지 | 1,000원 | 등록일 2010.07.14 | 수정일 2015.04.04
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  • 자료 표지
    트랜지스터
    하다.×10-3＝2.5mA여기서 hFE는 직류전류 증폭률이며 여기서는 100이라 가 정하고 있다.VO＝5V－R3 IC이므로,VO＝5－1×103×2.5×10-3＝2.5V가 된다. 이 값 ... 다.그림 3(b)에 한쪽 입력이 0V(GND)에 접속되었을 경우를 나타낸다. 이 때는 D2에 전류가 흐른다. D1에는 역 전압이 인 가되므로 전류는 흐르지 않는다. A점의 전압은 0 ... 적으로는 다이오드로 나타낼 수 있다. 그림 3(a)의 DTL NAND의 D1, D2, D3를 이 멀티이미터 트랜지스터로 치환한 것이 그림 7에 나타난 TTL NAND의 기본회로이
    Non-Ai HUMAN
    | 리포트 | 16페이지 | 1,500원 | 등록일 2007.01.20
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  • 자료 표지
    비동기 및 동기 카운터
    동기식 카운터 회로도☞ 회로구성도☞ 가상실험결과☞ 실험결과V1V2③8진 비동기식 카운터의 회로도☞ 회로구성도☞ 가상실험결과☞ 실험결과V1V2V3④8진 동기식 카운터의 회로도☞ 회로 ... 구성도☞ 가상실험결과☞ 실험결과V1V2V3④10진 동기식 카운터의 회로도☞ 회로구성도☞ 가상실험결과☞ 실험결과V1V2V3V4☞ 검토 및 문제점 분석동기식 카운터는 비동기식 카운터 ... 의 상태를 잠깐 기억시켜주는 장치입니다. S는 R이 리셋 S는 셋이고요 D는 데이터를 의미 하는것입니다.NAND도 Q=1일때 세트고 반대가 리셋입니다 NAND니깐 S R의 입력은 NOR
    Non-Ai HUMAN
    | 리포트 | 17페이지 | 2,000원 | 등록일 2008.03.13
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  • 자료 표지
    논리회로실험 결과 basic gate
    었다.ABCDLLLHHLLHLHLHLLHHHHLHHLHHLHHHHHHLBoolean Eq.(A ? B) ? C = D※ 결과 분석3-input NAND gate 란 주어지는 세 변수의 [논리곱의 보수]를 뜻한다. 부울 ... 을 완성하라.ABCDLLLLHLLLLHLLLLHLHHLLHLHLLHHLHHHHBoolean Eq.A ? B ? C = D※ 결과 분석3-input AND gate 란 주어지는 세 변수 ... 을 출력하는 것으로 보아, 위 구성이 3-input AND gate를 이룸을 알 수 있었다.실험 2. 예비보고서에서 구성한 3-input OR, NAND, NOR gate 에 대
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    | 리포트 | 7페이지 | 1,500원 | 등록일 2008.01.17
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    Exclusive-OR와 응용
    V at 50mATwo Switch bank, 5 switches per bank74HC00 quad 2-input NAND gate74HC02 quad 2-input NOR ... 을 표시해주는 NAND GATE 3개를 사용하였다.0 - 0 = 00 - 1 = 1 (-):자리내림수발생(0-1=-1) ->Borrow Bit(C)1 - 0 = 11 - 1 = 0S ... 실험 4.Exclusive-OR와 응용1. 실험목적1. exclusive-OR 함수를 만드는 방법을 공부한다.2. 반가산기와 반감산기3. 이진비교기4. 패러티 생성기2. 기초이론
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    | 리포트 | 12페이지 | 1,000원 | 등록일 2009.04.30
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    예비레포트9(Logic, R-S Flip-flop)
    (reset-set flip flop)1) 위 그림과 같은 회로를 구성한다.2) S와 R을 접지로 연결하고 Q와에서의 output 값을 측정하고 기록한다.3) S에 +10V의 입력 ... 의 트랜지스터로 만들어지며 SRAM이나 하드웨어 레지스터 등을 구성하는데 사용 플립플롭에는 RS 플립플롭, D 플립플롭, JK 플립플롭, T 플립플롭 등 여러 가지종류가 있다. ... 디램을 이용하는 것처럼 기억 계층을 구성해서 다른 회로방식의 기억장치와 조합한 형태로 사용되는것이 많다.★ 기본 RS 플립플롭- 가장 단순한 플립플롭은 단지 두 개의 NAND
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    | 리포트 | 6페이지 | 1,500원 | 등록일 2009.11.27
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  • 자료 표지
    [전자회로]MOSFET/CMOS pspice시뮬레이션 프로젝트
    NAND gate위 회로도는 nMOS와 PMOS 를 이용한 NAND gate 이다. nMOS는 직렬로 pMOS를 병렬로 연결하면 NAND LOGIC이 된다.[input 1 - V1 ... ’이 나오고() 그 외는 ‘1’이 나온다.이는 NAND gate의 특성이다.▶2-input NOR Gate[input - V1][input - V2][output ]NOR 게이트 ... 1.2-input CMOS NAND gate와 2-input CMOS NOR gate를 transistor 수준의 회로를 구성하여 실험하고 결과를 분석하시오.▶2-imput
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    | 리포트 | 8페이지 | 1,500원 | 등록일 2007.05.26
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  • 자료 표지
    실험4.디코더인코더 및 다중화기역다중화기 7세그먼트 디코더
    디코더를 나타내었다. 그림에서 예를 들어 AB 입력 값이 01일 경우에는 출력선 D1만이 1이고 나머지 출력선 D0, D2, D3은 모두 0이 되며, 나머지 입력값의 조합에 대해서 ... -Decimal Decoder7443Excess-3-to-Decimal Decoder7444Excess-3-Gray-to-Decimal Decoder7445BCD-to-Decimal ... 3군데에 출력이 나온다.에 나타낸 4-to-2 인코더를 에 나타내었던 2-to-4 디코더와 비교해 보면 입력은 출력으로, 출력은 입력으로 바뀌었음을 알 수 있다. 그림 4-6
    Non-Ai HUMAN
    | 리포트 | 6페이지 | 1,500원 | 등록일 2008.05.25
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  • 자료 표지
    디지털 함수발생기 설계
    에 필요한 재료의 목록과 소자 가격을 표 7에 나타내었다.표 7. 제품 제작에 예상되는 부품 소자소 자수 량소 자수 량74LS00(2-NAND)170원 x 3저 항50원 x 1474 ... LS02(2-XOR)150원 x 4680ohm274LS04(Inverter)150원 x 21K474LS10(3-NAND)145원 x 32K374LS27(3-NOR)150원 x 12 ... 자Connection Diagram소 자Connection Diagram74LS00(2-NAND)74LS02(2-XOR)74LS04(Inverter)74LS10(3-NAND)74
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    | 리포트 | 28페이지 | 3,000원 | 등록일 2008.12.15
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  • 자료 표지
    논리회로 실험 결과
    과 NAND gate로 드어가는 신호의 스위치는 Read ON/OFF를 결정하는 역할을 한다. 여기서 주의할 점은 NAND gate로 구성한 2-bit 램의 기본적인 동작을 하지 ... 다.실험 2. 64-bit IC RAM-type 74892) 동작, DRO/NDRO에 대한 검사, Volatilitya. 초기 데이터 값 S4 S3 S2 S1 = 0 0 0 0b ... . 기억된 데이터 값 S4 S3 S2 S1 = 1 0 0 1c. DRO/NDRO 실험 데이터 값 S4 S3 S2 S1 = 1 0 0 1d. Volatility 실험 데이터 값S4 S
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    | 리포트 | 3페이지 | 1,500원 | 등록일 2008.01.17
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  • 자료 표지
    토템플 회로
    상태일 때 이 저항에 5V - Vce3,sat 전압이 걸리므로 큰 전력손실이 발생한다.이러한 상반된 문제를 해결하는 것이 그림2와 같은 토템폴회로이다. 이 회로의 출력단은 트랜지스터 ... 단 다이오드가 없다면 Q4의 베이스-에미터 전압은Vbe4 = Vbn4 - Vce3,sat = Vbn2 - Vce3,sat = 1.0 - 02 = 0.8V로 되어 트랜지스터 Q4도 ... ON되어 버린다. 이렇게 된다면 Q2,Q3,Q4가 모두 ON되므로 출력단 저항 Ro에는(5V - Vce4,sat - Vce3,sat)/130 = (5 - 0.2 - 0.2)/130
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    | 리포트 | 12페이지 | 2,000원 | 등록일 2008.11.15
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  • 자료 표지
    논리소자를이용한 전자회로실습 텀프로젝트
    레이저건을 이용한 사격게임레이저건을 이용한 사격게임목차설계목적사용된 소자타겟 회로 / 레이저건 회로회로구동원리 / 소자설명P-spice 시뮬레이션Term project 진행과정 ... 한 사격게임을 만들었다.사용된 소자레이저건타겟 회로트랜지스터 C3198 저항 1㏀ * 3 5Ω 커패시터 100㎌ LEDIC 74LS42 74LS00 * 2 74LS90 74LS47 ... 트랜지스터 C3198 2N2222A 7segment FND507 저항 470Ω, 1k ㏀ 4.7 ㏀, 10 ㏀ 커패시터 100㎌, 104 LED, BuzzerP-spice기존회로
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    | 리포트 | 24페이지 | 1,000원 | 등록일 2010.06.18
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  • 자료 표지
    실험 6. 시프트레지스터와 카운터 결과보고서
    . 이때 5개의 LED에 불이 들어오지 않아야 한다.3) A, B, C, D, E, PE를 +5V에 연결한다. 이때 5개의 LED에 모두 불이 들어온다.4) CLR을 접지시켰다가 ... 실험 6. 시프트레지스터와 카운터- -1) 시프트 레지스터(1) 그림 1의 회로를 구성하라. 스위치 중 PR 스위치는 +5V에 연결하고 Serial Data 스위치는 0V에 연결 ... 한다.(2) CLR 스위치를 접지에 연결해 시프트 레지스터 내의 모든 정보를 없애고 다시 +5V 에 연결한다.A. Parallel In/Serial Out(1) 첫번째 J-K F
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    | 리포트 | 12페이지 | 3,000원 | 등록일 2011.01.11
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  • 자료 표지
    디지털 회로 실험 / 인터비젼 / 예윤해, 정연모, 송문빈 / 4장(반감산기, 전가산기, 반감산기, 전감산기) 예비보고서
    + Ci( A'B + AB' )= AB + Ci( A ? B )(3) 전가산기 회로 및 결과전가산기 회로전가산기 회로 결과 그래프(4) 4-Bit Binary Full Adder ... 하는 회로를 말합니다. 반감산기 회로에서는 X-Y를 계산하여 두 수의 차이(difference) D와 윗자리로부터의 자리빌림(borrow) Bo을 출력합니다.(1) 반감산기 진리표입력 ... 신호출력신호ABDBo0000011110101100(2) 반감산기의 논리식D = A'B + AB' = A ? BBo = A'B(3) 반감산기 회로 및 결과반감산기 회로반감산기 회로
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    | 리포트 | 8페이지 | 1,000원 | 등록일 2009.05.07
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  • 자료 표지
    실험 9. D/A & A/D Converter
    )1. 실 험 결 과실험1. D/A Converter◆ PSPICE Simulation그림1. D/A Converter - Decade BCD그림2. Rf=4.5k그림3. Rf=2 ... Converter◆ PSPICE Simulation그림7. D/A Converter그림8. U9 소자의 2번 핀이 -8.5V 일 때의 출력 파형.◆ 실 험 결 과? OP-Amp의 2번 ... 핀이 -0.5, -1.5, -2.5, -3.5, -4.5, -5.5, -6.5, -7.5, -8.5V 가 될 때 출력 전압 측정2번 핀 전압 [V]출력 전압 [V]-0.51.9-1
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    | 리포트 | 8페이지 | 2,000원 | 등록일 2009.03.10
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  • 자료 표지
    삼성반도체의 분석과 향후 전망
    개발 1996 : 1기가 D램 개발 1999 : 1기가 플래시 메모리 세계 최초 개발 2003 : 세계 최초 70나노 4G NAND Flash 개발 삼성 256 Mega , 1 ... Giga 주력 생산 2004 : 2.5인치 HDD 세계시장 출시 2005 : 70나노 4GB 낸드 플래시 메모리 양산 세계 최초 DDR3 DRAM / 50mm 16Gb NAND ... (예: D램, S램, V램, 롬 등)막대한 투하 자본 소요 산업 내 경쟁이 치열 투자자금의 빠른 회수메모리형 반도체 산업과 비메모리형 반도체 산업특허와 기술에 의한 독점체제 진입
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    | 리포트 | 16페이지 | 1,000원 | 등록일 2008.04.26
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  • 자료 표지
    논리대수와 드모르간 정리, 간소화⦁논리회로 간소화 실험
    요약1.2.3.4.5.6.7.8.9.10.11.12.표 7- 부울 대수의 가설?정리?법칙부울 대수는 논리적인 관계에 의해 결정되 가설?정리?법칙의 집합으로 이루어져 있다. 미지수 ... .? 실험순서① 아래와 같은 회로를 구성한 후 함수발생기의 출력을 0에서 4V레벨을 갖고 주파수가 10KHz가 되도록 한 후 입력과 출력의 전압을 측정하자.(p-spice 시뮬레이션 ... 에서는 주파수가 1KHz까지(주기가 1u일때) 원하는 결과를 볼수 있음으로 V-PULSE의 주파수를 1KHz로 하였다.)(OR게이트의 A+0=A의 logic equation을 확인
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    | 리포트 | 13페이지 | 1,000원 | 등록일 2010.08.23
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  • 자료 표지
    논리회로 설계 및 구현-프로젝트명 : 디지털 시계 제작을 통한 논리회로 설계 및 구현
    한다. 7486의 7번 핀은 접지하며, 14번 핀은 +5V의 전압을 인가한다. 1번 핀과 2번 핀에 입력신호를 넣고 3번 핀에서 출력을 관찰한다.실험내용실험 3. Exclusive-OR ... 은 +5V의 전압을 인가한다. A와 B에 입력을 표와 같이 변화 시키면서 X, Y, Z의 출력 상태를 기록한다.실험내용실험 3. Exclusive-OR 게이트 [ 7486 IC ... 제작 layer1 ‘초’ 회로 연결24그림 14-2 제작 layer1 ‘분’ 회로 연결24그림 14-3 제작 layer1 ‘시’ 회로 연결24그림 15 제작 layer225그림
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    | 리포트 | 76페이지 | 4,000원 | 등록일 2010.09.13 | 수정일 2014.11.20
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  • 자료 표지
    [전자회로실험]MOSFET Digital Logic Gate_예비보고서
    CMOS NAND GATE그림 2-3은 CMOS NAND 게이트이다. 이 회로는 Active Load로 p-MOSFET을 Driver로 n-MOSFET을 사용하였다. 각각의 입력 신호 ... )은 MOSFET 게이트들과 비교할 때 스위칭 시간이 더 빠르다는 이점을 가진다.그림 2-1 Active Load를 이용한 그림 2-2 Active Load를 이용한MOSFET NAND ... GATE MOSFET NOR GATE그림 2-1과 2-2는 MOSFET NAND 게이트와 NOR게이트이다. 이 게이트들이 저항이나 다이오드의 사용 없이 구현된 것을 기억하라. 각각
    Non-Ai HUMAN
    | 리포트 | 10페이지 | 1,000원 | 등록일 2007.06.25
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  • 자료 표지
    Ch14. 비동기식 카운터(Asynchronous Counters)
    , C, D가 모두 0이 되는지 확인한다.② 로직 펄서 2를 클록 펄스(Cp)를 인가하여 표 14-3, 그림 14-7의 경우를 완성하여라.③ 그림 14-7의 실험회로에서 로직 펄서 ... , C, D가 모두 로직 1이 되는지 확인한다.(회로에서 PR은 Preset임)② 로직 펄서(싱글 펄서) 2를 클록 펄스(Cp)를 인가하여 표 14-3를 완성시켜라.③ 그림 14-8 ... 의 실험회로에서 로직 펄서 대신 CK 단자(핀 번호 1번)에 구형파 발진기 3을 접 속하고 발진기의 출력을 5rm[V× P-P]가 되게 한 후 1[kHz]와 100[kHz]에 대하
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    | 리포트 | 5페이지 | 2,000원 | 등록일 2008.01.08
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2025년 12월 10일 수요일
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